JPH06132536A - Film transistor - Google Patents
Film transistorInfo
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- JPH06132536A JPH06132536A JP27636292A JP27636292A JPH06132536A JP H06132536 A JPH06132536 A JP H06132536A JP 27636292 A JP27636292 A JP 27636292A JP 27636292 A JP27636292 A JP 27636292A JP H06132536 A JPH06132536 A JP H06132536A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、液晶表示用絵素電極の
スイッチング素子等に多く用いられている薄膜トランジ
スタに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor which is often used as a switching element of a picture element electrode for liquid crystal display.
【０００２】[0002]
【従来の技術】図５は従来の一般的な薄膜トランジスタ
（ＴＦＴ）の平面図を示し、図９は図５のＴＦＴのＩ−
Ｉ’線による断面図を示す。このＴＦＴは、絶縁性基板
１の上にゲート電極２が形成されている。かかるゲート
電極２の上に、ゲート絶縁膜４を介して半導体膜からな
るチャネル層５が形成され、チャネル層５の上に形成さ
れたチャネル保護膜６の上には、相互に離隔してソース
電極９およびドレイン電極１０がコンタクト層７、８を
間に介して設けられている。ここで、チャネル保護膜６
は窒化シリコン（ＳｉＮx）膜から形成されている。2. Description of the Related Art FIG. 5 is a plan view of a conventional general thin film transistor (TFT), and FIG.
A cross-sectional view taken along line I ′ is shown. In this TFT, a gate electrode 2 is formed on an insulating substrate 1. A channel layer 5 made of a semiconductor film is formed on the gate electrode 2 with a gate insulating film 4 interposed therebetween, and a channel protection film 6 formed on the channel layer 5 is spaced apart from each other by a source. The electrode 9 and the drain electrode 10 are provided with the contact layers 7 and 8 interposed therebetween. Here, the channel protective film 6
Is formed of a silicon nitride (SiN x ) film.
【０００３】このような構造を有するＴＦＴは、以下の
ようにして製造される。The TFT having such a structure is manufactured as follows.
【０００４】まず、絶縁性基板１上に、Ｔａからなる単
層または多層膜をスパッタリング法によって堆積させた
後に、パターニングすることによりゲート電極２を形成
する。ゲート電極２の表面には、陽極酸化によって酸化
膜３を形成してもよい。次いで、プラズマＣＶＤ法によ
り、ＳｉＮx膜からなるゲート絶縁膜４と、非晶質シリ
コン膜（ａ−Ｓｉ膜）からなるチャネル層５と、ＳｉＮ
x膜からなるチャネル保護膜６とをこの順に形成した
後、チャネル保護膜６をパターニングする。続いて、ａ
−Ｓｉ膜にリンＰを添加したｎ+型ａ−Ｓｉ膜からなる
コンタクト層７、８をプラズマＣＶＤ法により形成す
る。次いで、Ｔａからなる金属膜をスパッタリングによ
り堆積し、ソース電極９およびドレイン電極１０を形成
する。最後に、ソース電極９およびドレイン電極１０の
パターニングを行った後に、チャネル層５と、コンタク
ト層７、８と、ソース電極９およびドレイン電極１０と
をエッチングすることによりパターニングを行う。First, a gate electrode 2 is formed by depositing a single layer or a multilayer film of Ta on the insulating substrate 1 by a sputtering method and then patterning it. The oxide film 3 may be formed on the surface of the gate electrode 2 by anodic oxidation. Then, by a plasma CVD method, the gate insulating film 4 made of a SiN x film, the channel layer 5 made of an amorphous silicon film (a-Si film), and SiN.
After forming the channel protective film 6 made of an x film in this order, the channel protective film 6 is patterned. Then, a
Contact layers 7 and 8 made of an n + type a-Si film in which phosphorus P is added to the -Si film are formed by a plasma CVD method. Then, a metal film made of Ta is deposited by sputtering to form the source electrode 9 and the drain electrode 10. Finally, after patterning the source electrode 9 and the drain electrode 10, the channel layer 5, the contact layers 7 and 8, and the source electrode 9 and the drain electrode 10 are etched and patterned.
【０００５】[0005]
【発明が解決しようとする課題】ところで、上述したエ
ッチング工程において、ＴＦＴのコンタクト層、ソース
電極およびドレイン電極をウエットエッチングによって
パターニングする場合には、エッチングされるべき材料
間のエッチング速度比（選択比）は大きいが、この方法
はエッチングマスクの下への溶液のまわり込みによるエ
ッチングの進行、いわゆるアンダーカットが避けられな
い。したがって、高精細なパターンの形成には通常、パ
ターンシフトの小さいドライエッチング方式が用いられ
る。By the way, in the above etching process, when the contact layer of the TFT, the source electrode and the drain electrode are patterned by wet etching, the etching rate ratio (selection ratio) between the materials to be etched is increased. ) Is large, but this method cannot avoid the progress of etching due to the wraparound of the solution under the etching mask, so-called undercut. Therefore, a dry etching method with a small pattern shift is usually used for forming a high-definition pattern.
【０００６】しかし、上述のような構造のＴＦＴのコン
タクト層７、８、ソース電極９およびドレイン電極１０
を、特にフッ素ラジカルを用いたドライエッチングでパ
ターニングする場合には、チャネル保護膜６を形成する
ＳｉＮx膜のエッチング速度が非常に速い。このため多
くの場合、チャネル保護膜６と周囲の材料との選択比が
取れず、図１０に示すようにエッチングがチャネル層５
まで及び、チャネル層５がダメージを受けてＴＦＴの正
常な動作は不可能となる。However, the contact layers 7 and 8, the source electrode 9 and the drain electrode 10 of the TFT having the above structure.
In particular, when patterning is performed by dry etching using fluorine radicals, the etching rate of the SiN x film forming the channel protection film 6 is very high. Therefore, in many cases, the selection ratio between the channel protective film 6 and the surrounding material cannot be obtained, and the etching is performed on the channel layer 5 as shown in FIG.
Up to this point, the channel layer 5 is damaged and normal operation of the TFT becomes impossible.
【０００７】本発明は、上記問題点を解決するためにな
されたものであり、その目的とするところは、エッチン
グ工程においてチャネル層がダメージを受けない薄膜ト
ランジスタを提供することにある。The present invention has been made to solve the above problems, and an object thereof is to provide a thin film transistor in which a channel layer is not damaged in an etching process.
【０００８】[0008]
【課題を解決するための手段】本発明の薄膜トランジス
タは、ゲート電極の上に間にゲート絶縁膜を介してチャ
ネル層が形成され、該チャネル層の上に形成されたチャ
ネル保護膜の上で相互に離隔してソース電極とドレイン
電極とがコンタクト層を介して設けられ、該チャネル保
護膜は、窒化シリコン膜と酸化シリコン膜とが順次形成
された２層からなり、そのことにより上記目的が達成さ
れる。A thin film transistor according to the present invention has a channel layer formed on a gate electrode with a gate insulating film interposed therebetween, and a channel protection film formed on the channel layer has a mutual structure. A source electrode and a drain electrode are provided apart from each other via a contact layer, and the channel protection film is composed of two layers in which a silicon nitride film and a silicon oxide film are sequentially formed, thereby achieving the above object. To be done.
【０００９】好適な実施態様としては、上記ゲート絶縁
膜は酸化シリコン膜と窒化シリコン膜とが順次形成され
た２層からなる。In a preferred embodiment, the gate insulating film is composed of two layers in which a silicon oxide film and a silicon nitride film are sequentially formed.
【００１０】[0010]
【作用】本発明の薄膜トランジスタは、窒化シリコン
（ＳｉＮx）膜と酸化シリコン（ＳｉＯx）膜とがこの順
に形成された２層構造のチャネル保護膜を有する。この
チャネル保護膜の上層の酸化シリコン（ＳｉＯx）膜
は、チャネル層およびコンタクト層を構成するシリコン
系半導体層、電極および配線等を構成するＴａ、Ｔｉお
よびＣｒ等の金属材料に対するエッチングの選択比が大
きい。したがって、コンタクト層、ソース電極、ゲート
電極をフッ素ラジカルを用いたエッチングによりパター
ニングする場合においても、チャネル保護膜がエッチン
グされてチャネル層がダメージを受ける危険性がない。The thin film transistor of the present invention has a channel protective film having a two-layer structure in which a silicon nitride (SiN x ) film and a silicon oxide (SiO x ) film are formed in this order. The silicon oxide (SiO x ) film, which is the upper layer of the channel protective film, has a selective etching ratio with respect to a silicon-based semiconductor layer forming the channel layer and the contact layer, and metal materials such as Ta, Ti and Cr forming the electrodes and wirings. Is big. Therefore, even when the contact layer, the source electrode, and the gate electrode are patterned by etching using fluorine radicals, there is no risk that the channel protective film is etched and the channel layer is damaged.
【００１１】[0011]
【実施例】以下、本発明を図面を参照して説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings.
【００１２】（実施例１）図５は、本実施例の薄膜トラ
ンジスタ（ＴＦＴ）の平面図を示し、図１は、図５のＴ
ＦＴのＩ−Ｉ’線による断面図を示し、図２は、本実施
例のＴＦＴの製造工程図を示す。なお、本実施例のＴＦ
Ｔの平面図は、従来のＴＦＴのものと同じである。ま
た、図中、従来例と同様の機能を有する構成部材には同
じ番号を付与する。(Embodiment 1) FIG. 5 is a plan view of a thin film transistor (TFT) of this embodiment, and FIG.
A sectional view taken along the line II 'of the FT is shown, and FIG. 2 is a manufacturing process diagram of the TFT of this embodiment. The TF of this embodiment is
The plan view of T is the same as that of the conventional TFT. Further, in the figure, the same numbers are given to the constituent members having the same functions as those of the conventional example.
【００１３】このＴＦＴは、絶縁性基板１上に、表面が
酸化膜３で覆われたゲート電極２が形成されている。ゲ
ート電極２の上には、ゲート絶縁膜４を介してチャネル
層５が形成されており、チャネル層５の上には、相互に
離隔してソース電極９およびドレイン電極１０がコンタ
クト層７および８を間に介して設けられている。その離
隔部分には、チャネル保護膜６および１１がこの順に形
成されている。In this TFT, a gate electrode 2 whose surface is covered with an oxide film 3 is formed on an insulating substrate 1. A channel layer 5 is formed on the gate electrode 2 via a gate insulating film 4, and on the channel layer 5, a source electrode 9 and a drain electrode 10 are spaced apart from each other and contact layers 7 and 8 are formed. It is provided through. Channel protection films 6 and 11 are formed in this order in the separated portions.
【００１４】上述のような構造を有するＴＦＴは、以下
のようにして製造される。The TFT having the above structure is manufactured as follows.
【００１５】まず、図３（ａ）に示すように、絶縁性基
板１上に、Ｔａからなる単層または多層膜をスパッタリ
ング法によって堆積させた後に、パターニングすること
によりゲート電極２を形成する。本実施例においては、
絶縁性基板１としてガラス基板を用いた。また、ゲート
電極２を形成する材料としてはＴａを用いているが、そ
の他にＴｉ、Ａｌ、Ｃｒ等も用いることができる。な
お、ゲート電極２を形成する前にベースコート膜として
Ｔａ2Ｏ5等からなる絶縁膜を形成してもよい。First, as shown in FIG. 3A, a gate electrode 2 is formed by depositing a single layer or a multilayer film of Ta on the insulating substrate 1 by sputtering and then patterning it. In this embodiment,
A glass substrate was used as the insulating substrate 1. Although Ta is used as the material for forming the gate electrode 2, Ti, Al, Cr or the like can be used as well. An insulating film made of Ta 2 O 5 or the like may be formed as a base coat film before forming the gate electrode 2.
【００１６】次に、上述したＴａを陽極酸化することに
より、ゲート絶縁膜３を形成する。このゲート絶縁膜３
は形成しなくても差し支えない。続いて、プラズマＣＶ
Ｄ法により、ＳｉＮx膜からなるゲート絶縁膜４と、非
晶質シリコン膜（ａ−Ｓｉ膜）からなるチャネル層５
と、ＳｉＮx膜からなるチャネル保護膜６と、ＳｉＯx膜
からなるチャネル保護膜１１とをこの順に形成する。Ｓ
ｉＯx膜からなるチャネル保護膜１１は、その前に積層
したＳｉＮx膜からなるチャネル保護膜６を熱酸化ある
いはプラズマ酸化することにより形成することも可能で
ある。次いで、図３（ｂ）に示すように、チャネル保護
膜６および１１をパターニングする。この場合、ネガ型
レジスト膜のパターニングは、ゲート電極２を利用して
裏面より露光することにより、自己整合的に行ってもよ
い。Next, the gate insulating film 3 is formed by anodizing the above Ta. This gate insulating film 3
Does not have to be formed. Then, plasma CV
By the D method, the gate insulating film 4 made of a SiN x film and the channel layer 5 made of an amorphous silicon film (a-Si film)
Then, the channel protective film 6 made of the SiN x film and the channel protective film 11 made of the SiO x film are formed in this order. S
The channel protective film 11 made of an iO x film can also be formed by thermally oxidizing or plasma oxidizing the channel protective film 6 made of a SiN x film laminated in front of it. Next, as shown in FIG. 3B, the channel protection films 6 and 11 are patterned. In this case, the patterning of the negative resist film may be performed in a self-aligned manner by exposing from the back surface using the gate electrode 2.
【００１７】さらに、図３（ｃ）に示すように、ａ−Ｓ
ｉ膜にリンＰを添加したｎ+型ａ−Ｓｉ膜からなるコン
タクト層７、８をプラズマＣＶＤ法により形成する。こ
れらコンタクト層７、８は、チャネル層５と、後の工程
で形成するソース電極９およびドレイン電極１０とのオ
ーミックコンタクトを良好にするためのものである。次
いで、Ｔａからなる金属膜をスパッタリングにより堆積
し、ソース電極９およびドレイン電極１０を形成する。
本実施例ではソース電極９およびドレイン電極１０の材
料としてＴａを用いているが、他にＴｉ、Ｍｏ等も使用
することが可能である。Further, as shown in FIG. 3C, a-S
Contact layers 7 and 8 made of an n + type a-Si film in which phosphorus P is added to the i film are formed by a plasma CVD method. These contact layers 7 and 8 are for improving the ohmic contact between the channel layer 5 and the source electrode 9 and the drain electrode 10 which will be formed in a later step. Then, a metal film made of Ta is deposited by sputtering to form the source electrode 9 and the drain electrode 10.
Although Ta is used as the material for the source electrode 9 and the drain electrode 10 in this embodiment, Ti, Mo, or the like can also be used.
【００１８】最後に、図３（ｄ）に示すように、ソース
電極９およびドレイン電極１０のパターニングを行った
後に、フッ素ラジカルを用いたドライエッチングによ
り、チャネル層５と、コンタクト層７、８と、ソース電
極９およびドレイン電極１０とを一度にパターニングす
れば、本実施例のＴＦＴが得られる。Finally, as shown in FIG. 3D, after the source electrode 9 and the drain electrode 10 are patterned, the channel layer 5 and the contact layers 7 and 8 are dry-etched using fluorine radicals. By patterning the source electrode 9 and the drain electrode 10 at once, the TFT of this embodiment can be obtained.
【００１９】得られたＴＦＴは、フッ素ラジカルによる
ドライエッチングに対してもＳｉＯx膜からなるチャネ
ル保護膜１１はエッチングされないので、チャネル層５
はダメージを受けることはない。また、ＳｉＮx膜から
なるゲート絶縁膜４は周囲に比べてかなりエッチングさ
れやすいという問題があるが、万一、ゲート絶縁膜４が
完全にエッチングされた場合でも、図３（図５のＩ−
Ｉ’線による断面図）および図４（図５のＩＩ−ＩＩ’
線による断面図）に示すように、ゲート電極２、および
ゲート配線１４とソース配線１３との交差部には必ずゲ
ート絶縁膜４が残るので、ＴＦＴ自体に影響はない。In the obtained TFT, the channel protective film 11 made of the SiO x film is not etched even by dry etching with fluorine radicals, so that the channel layer 5 is formed.
Does not take damage. Further, there is a problem that the gate insulating film 4 made of the SiN x film is much more easily etched than the surroundings. However, even if the gate insulating film 4 is completely etched, it is difficult to remove the gate insulating film 4 as shown in FIG.
A sectional view taken along line I ') and FIG. 4 (II-II' in FIG. 5)
As shown in the cross-sectional view by the line), the gate insulating film 4 is always left at the gate electrode 2 and the intersection of the gate wiring 14 and the source wiring 13, so that the TFT itself is not affected.
【００２０】（実施例２）図６は本実施例のＴＦＴの平
面図であり、図７は、図６のＩＩＩ−ＩＩＩ’線による
断面図を示し、また図８は、図６のＴＦＴのＩＶ−Ｉ
Ｖ’線による断面図を示す。(Embodiment 2) FIG. 6 is a plan view of a TFT of this embodiment, FIG. 7 is a sectional view taken along the line III-III ′ of FIG. 6, and FIG. 8 is a view of the TFT of FIG. IV-I
A sectional view taken along the line V ′ is shown.
【００２１】上述した実施例においては、フッ素ラジカ
ルによるドライエッチングでゲート絶縁膜４がかなりエ
ッチングされることが予想されるが、図６に示すように
絵素電極に補助容量部１７を形成する場合には、補助容
量部１７にゲート絶縁膜４を残さなくてはならないので
不都合が生じる。このような場合、本実施例のＴＦＴは
以下のように製造することが考えられる。In the above-described embodiment, it is expected that the gate insulating film 4 will be considerably etched by the dry etching using the fluorine radicals. However, when the auxiliary capacitance portion 17 is formed on the pixel electrode as shown in FIG. In this case, the gate insulating film 4 must be left in the auxiliary capacitance section 17, which causes a problem. In such a case, it is considered that the TFT of this embodiment is manufactured as follows.
【００２２】実施例１において、図７に示すようにＳｉ
Ｎx膜からなるゲート絶縁膜４を形成する前にＳｉＯx膜
からなるゲート絶縁膜１２を形成する他は、実施例１と
同様にしてＴＦＴを製造する。In Example 1, as shown in FIG.
A TFT is manufactured in the same manner as in Example 1 except that the gate insulating film 12 made of a SiO x film is formed before the gate insulating film 4 made of an N x film is formed.
【００２３】得られたＴＦＴは、ゲート絶縁膜４および
１２の２層がゲート電極２、およびゲート配線１４とソ
ース配線１３との交差部以外の部分をも覆っているの
で、図８に示す補助容量部１７では、上層のＳｉＮx膜
からなるゲート絶縁膜４がエッチングされても、下層の
ＳｉＯx膜からなるゲート絶縁膜１２はエッチングされ
ずに残り、下部のゲート配線１４を保護することができ
る。In the obtained TFT, since the two layers of the gate insulating films 4 and 12 cover the gate electrode 2 and the portion other than the intersection of the gate wiring 14 and the source wiring 13, the auxiliary shown in FIG. In the capacitor portion 17, even if the upper-layer gate insulating film 4 made of the SiN x film is etched, the lower-layer gate insulating film 12 made of the SiO x film remains unetched and protects the lower gate wiring 14. it can.
【００２４】このような構造とすることにより本発明の
ＴＦＴは、上述した補助絵素容量部を設けたアクティブ
マトリクス基板のようなトランジスタ部、およびゲート
配線とソース配線との交差部以外の部分にゲート絶縁膜
を残さなければならないデバイスにも適用することが可
能となる。With such a structure, the TFT of the present invention is provided in a portion other than the transistor portion such as the active matrix substrate provided with the above-mentioned auxiliary picture element capacitance portion and the intersection of the gate wiring and the source wiring. It can be applied to a device in which the gate insulating film must be left.
【００２５】[0025]
【発明の効果】本発明の薄膜トランジスタによれば、コ
ンタクト層、ソース電極、ドレイン電極をエッチングす
る際に、従来では避けられなかったチャネル保護膜にま
でエッチングが及ぶのを防ぐことができるために、チャ
ネル層はダメージを受けない。なお、本発明の薄膜トラ
ンジスタのゲート絶縁膜をＳｉＯx膜とＳｉＮx膜とがこ
の順に形成された２層構造とすれば、電極部や配線部以
外の部分にゲート絶縁膜を残さなければならないデバイ
スにも広く適用が可能となる。According to the thin film transistor of the present invention, when the contact layer, the source electrode, and the drain electrode are etched, it is possible to prevent the etching from reaching the channel protective film, which was inevitable in the past. The channel layer is not damaged. If the gate insulating film of the thin film transistor of the present invention has a two-layer structure in which a SiO x film and a SiN x film are formed in this order, a device in which the gate insulating film must be left in a portion other than the electrode portion and the wiring portion It can be widely applied to.
【図１】本発明の実施例１に係るＴＦＴの断面図であ
る。FIG. 1 is a sectional view of a TFT according to a first embodiment of the present invention.
【図２】本発明の実施例１に係るＴＦＴの製造工程を示
す断面図である。FIG. 2 is a cross-sectional view showing the manufacturing process of the TFT according to the first embodiment of the present invention.
【図３】本発明の実施例１に係るＴＦＴの一例を示す断
面図である。FIG. 3 is a cross-sectional view showing an example of a TFT according to Example 1 of the invention.
【図４】本発明の実施例１に係るＴＦＴの一例を示す断
面図である。FIG. 4 is a cross-sectional view showing an example of a TFT according to Example 1 of the invention.
【図５】従来例および本発明の実施例１に係るＴＦＴの
平面図である。FIG. 5 is a plan view of a TFT according to a conventional example and a first embodiment of the present invention.
【図６】本発明の実施例２に係るＴＦＴの平面図であ
る。FIG. 6 is a plan view of a TFT according to a second embodiment of the present invention.
【図７】図６のＴＦＴのＩＩＩ−ＩＩＩ’線による断面
図である。7 is a cross-sectional view taken along line III-III ′ of the TFT of FIG.
【図８】図６のＴＦＴのＩＶ−ＩＶ’線による断面図で
ある。FIG. 8 is a cross-sectional view taken along line IV-IV ′ of the TFT of FIG.
【図９】従来のＴＦＴであり、図５のＩ−Ｉ’線による
断面図である。9 is a cross-sectional view taken along the line II ′ of FIG. 5 showing a conventional TFT.
【図１０】従来のＴＦＴであり、図５のＩ−Ｉ’線によ
る断面図である。10 is a conventional TFT, which is a cross-sectional view taken along the line II ′ of FIG.
１ 絶縁性基板 ２ ゲート電極 ３、４、１２ ゲート絶縁膜 ５ チャネル層 ６、１１ チャネル保護膜 ７、８ コンタクト層 ９ ソース電極 １０ ドレイン電極 １３ ソース配線 １４ ゲート配線 １６ 絵素電極 １７ 補助容量部 DESCRIPTION OF SYMBOLS 1 Insulating substrate 2 Gate electrode 3, 4, 12 Gate insulating film 5 Channel layer 6, 11 Channel protective film 7, 8 Contact layer 9 Source electrode 10 Drain electrode 13 Source wiring 14 Gate wiring 16 Picture element electrode 17 Auxiliary capacitance part
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡本 昌也 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 梶谷 優 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 鈴木 久貴 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Masaya Okamoto 22-22 Nagaike-cho, Abeno-ku, Osaka-shi, Osaka Within Sharp Corporation (72) Inventor Yu Kajitani 22-22 Nagaike-cho, Abeno-ku, Osaka, Osaka Incorporated (72) Inventor Kuki Suzuki 22-22 Nagaike-cho, Abeno-ku, Osaka-shi, Osaka
Claims (2)
してチャネル層が形成され、該チャネル層の上に形成さ
れたチャネル保護膜の上で相互に離隔してソース電極と
ドレイン電極とがコンタクト層を介して設けられた薄膜
トランジスタにおいて、 該チャネル保護膜は、窒化シリコン膜と酸化シリコン膜
とが順次形成された２層からなる薄膜トランジスタ。1. A channel layer is formed on a gate electrode via a gate insulating film, and a source electrode and a drain electrode are spaced apart from each other on a channel protective film formed on the channel layer. A thin film transistor provided with a contact layer interposed therebetween, wherein the channel protection film comprises a two-layer structure in which a silicon nitride film and a silicon oxide film are sequentially formed.
窒化シリコン膜とが順次形成された２層からなる請求項
１に記載の薄膜トランジスタ。2. The thin film transistor according to claim 1, wherein the gate insulating film is composed of two layers in which a silicon oxide film and a silicon nitride film are sequentially formed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27636292A JPH06132536A (en) | 1992-10-14 | 1992-10-14 | Film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27636292A JPH06132536A (en) | 1992-10-14 | 1992-10-14 | Film transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132536A true JPH06132536A (en) | 1994-05-13 |
Family
ID=17568373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27636292A Withdrawn JPH06132536A (en) | 1992-10-14 | 1992-10-14 | Film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132536A (en) |
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1992
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