JPH0555301A - 電子回路装置 - Google Patents
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- JPH0555301A JPH0555301A JP21362091A JP21362091A JPH0555301A JP H0555301 A JPH0555301 A JP H0555301A JP 21362091 A JP21362091 A JP 21362091A JP 21362091 A JP21362091 A JP 21362091A JP H0555301 A JPH0555301 A JP H0555301A
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- electronic circuit
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 ＩＣチップ等の電子部品にバンプ電極を形成
することなく、電子部品を配線基板上にフェースダウン
実装することができ、製造コストの低減をはかり得る電
子回路装置を提供すること。 【構成】 配線基板１０上にＩＣチップ２０をフェース
ダウン実装した電子回路装置において、熱可塑性樹脂組
成物からなる絶縁層１１上に熱可塑性樹脂組成物からな
る導体層１２を所定パターンに形成したのち、絶縁層１
１及び導体層１２上に熱可塑性樹脂組成物からなり、導
体層１２上に一部開口１３ａを有する絶縁層１３を形成
し、次いで各層１１〜１３をその積層方向に押圧して絶
縁層１３側の主面に導体層１２が露出した配線基板１０
を形成し、次いで配線基板１０の主面に、該主面に露出
した導体層１２に電極面２１を合わせてＩＣチップ２０
を搭載し、次いでＩＣチップ２０を配線基板１０に熱圧
着する。
することなく、電子部品を配線基板上にフェースダウン
実装することができ、製造コストの低減をはかり得る電
子回路装置を提供すること。 【構成】 配線基板１０上にＩＣチップ２０をフェース
ダウン実装した電子回路装置において、熱可塑性樹脂組
成物からなる絶縁層１１上に熱可塑性樹脂組成物からな
る導体層１２を所定パターンに形成したのち、絶縁層１
１及び導体層１２上に熱可塑性樹脂組成物からなり、導
体層１２上に一部開口１３ａを有する絶縁層１３を形成
し、次いで各層１１〜１３をその積層方向に押圧して絶
縁層１３側の主面に導体層１２が露出した配線基板１０
を形成し、次いで配線基板１０の主面に、該主面に露出
した導体層１２に電極面２１を合わせてＩＣチップ２０
を搭載し、次いでＩＣチップ２０を配線基板１０に熱圧
着する。
Description
【０００１】
【産業上の利用分野】本発明は、電子部品をフェースダ
ウンで配線基板上に実装した電子回路装置に関する。
ウンで配線基板上に実装した電子回路装置に関する。
【０００２】
【従来の技術】近年、電子機器の小型化，信号の高速化
を達成するために、半導体パッケージに変わりベアチッ
プの電子部品を、バンプ電極（突起電極）を用いて配線
基板上にフェースダウン実装するフリップチップ技術が
採用されるようになってきた。このフェースダウン実装
方法では、バンプ電極を形成した電子部品を配線基板上
にフェースダウンでアライメントし、熱圧着により、溶
融した半田を用いて接続を取る。
を達成するために、半導体パッケージに変わりベアチッ
プの電子部品を、バンプ電極（突起電極）を用いて配線
基板上にフェースダウン実装するフリップチップ技術が
採用されるようになってきた。このフェースダウン実装
方法では、バンプ電極を形成した電子部品を配線基板上
にフェースダウンでアライメントし、熱圧着により、溶
融した半田を用いて接続を取る。
【０００３】一方、ＩＣの高密度化は止まることなく、
その開発スピードには目を見張るものがあり、ＩＣの生
産は増加の一途を辿っている。これに伴うＩＣのコスト
低減に対し、ＩＣの実装コストは依然高い比率を占めて
おり、そのコスト低減が大きな課題であった。ＩＣチッ
プの実装方法としては、フリップチップを用いたフェー
スダウン実装、ＴＡＢ（Tape Automated Bonding）実装
等があり、それぞれの利点を使用目的に合わせて実用化
されている。
その開発スピードには目を見張るものがあり、ＩＣの生
産は増加の一途を辿っている。これに伴うＩＣのコスト
低減に対し、ＩＣの実装コストは依然高い比率を占めて
おり、そのコスト低減が大きな課題であった。ＩＣチッ
プの実装方法としては、フリップチップを用いたフェー
スダウン実装、ＴＡＢ（Tape Automated Bonding）実装
等があり、それぞれの利点を使用目的に合わせて実用化
されている。
【０００４】図４は、ＩＣチップを用いたフェースダウ
ン実装構造の従来例を示す断面図である。主面に配線パ
ターン１を形成した配線基板２上に、電極面３に半田バ
ンプ（バンプ電極）４を有するＩＣチップ５が搭載され
ている。そして、基板２とＩＣチップ５との間に樹脂６
が充填されて、ＩＣチップ５は基板２上に固定されてい
る。この実装方法は高密度実装に有利で、ボンディング
を一時に行うことができる利点を有する。
ン実装構造の従来例を示す断面図である。主面に配線パ
ターン１を形成した配線基板２上に、電極面３に半田バ
ンプ（バンプ電極）４を有するＩＣチップ５が搭載され
ている。そして、基板２とＩＣチップ５との間に樹脂６
が充填されて、ＩＣチップ５は基板２上に固定されてい
る。この実装方法は高密度実装に有利で、ボンディング
を一時に行うことができる利点を有する。
【０００５】しかしながら、この種の方法にあっては次
のような問題があった。即ち、ＩＣチップ５と配線基板
２とを接続する際、ＩＣチップ５上に半田バンプ４を形
成しなければならない。このため、半田バンプ形成のた
めの材料費は勿論のこと、半田バンプ形成装置等にかか
る高額な費用は避けられず、電子回路装置の製造コスト
が高くなってしまう。
のような問題があった。即ち、ＩＣチップ５と配線基板
２とを接続する際、ＩＣチップ５上に半田バンプ４を形
成しなければならない。このため、半田バンプ形成のた
めの材料費は勿論のこと、半田バンプ形成装置等にかか
る高額な費用は避けられず、電子回路装置の製造コスト
が高くなってしまう。
【０００６】
【発明が解決しようとする課題】このように従来、ＩＣ
チップをフェースダウン実装する際には、ＩＣチップ上
にバンプ電極を形成しなければならず、これが電子回路
装置のコスト高を招く要因となっていた。
チップをフェースダウン実装する際には、ＩＣチップ上
にバンプ電極を形成しなければならず、これが電子回路
装置のコスト高を招く要因となっていた。
【０００７】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ＩＣチップ等の電子部
品にバンプ電極を形成することなく、電子部品を配線基
板上にフェースダウン実装することができ、製造コスト
の低減をはかり得る電子回路装置を提供することにあ
る。
ので、その目的とするところは、ＩＣチップ等の電子部
品にバンプ電極を形成することなく、電子部品を配線基
板上にフェースダウン実装することができ、製造コスト
の低減をはかり得る電子回路装置を提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明の骨子は、配線基
板を構成する絶縁体及び配線の可塑性を利用し、バンプ
電極を形成しないで、電子部品を熱圧着により配線基板
に埋め込んで接続することにある。
板を構成する絶縁体及び配線の可塑性を利用し、バンプ
電極を形成しないで、電子部品を熱圧着により配線基板
に埋め込んで接続することにある。
【０００９】即ち本発明は、配線基板上に電子部品をフ
ェースダウン実装した電子回路装置において、熱可塑性
樹脂組成物からなる絶縁層の内部に導体層を形成し、且
つ主面に該導体層の一部を露出させて配線基板を構成
し、この配線基板の主面に、該主面に露出した導体層に
電極面を合わせて電子部品を搭載し、且つ電子部品の基
板搭載面が配線基板の主面より下方に位置するようにし
たものである。
ェースダウン実装した電子回路装置において、熱可塑性
樹脂組成物からなる絶縁層の内部に導体層を形成し、且
つ主面に該導体層の一部を露出させて配線基板を構成
し、この配線基板の主面に、該主面に露出した導体層に
電極面を合わせて電子部品を搭載し、且つ電子部品の基
板搭載面が配線基板の主面より下方に位置するようにし
たものである。
【００１０】また本発明は、次のような方法により製造
することができる。上記電子回路装置の製造方法におい
て、熱可塑性樹脂組成物からなる第１の絶縁層上に熱可
塑性樹脂組成物からなる導体層を所定パターンに形成し
たのち、絶縁層及び導体層上に熱可塑性樹脂組成物から
なり、且つ導体層上に一部開口を有する第２の絶縁層を
形成し、次いでこれらの各層をその積層方向に押圧して
第２の絶縁層側の主面に導体層が露出した配線基板を形
成し、次いでこの配線基板の主面に、該基板の主面に露
出した導体層に電極面を合わせて電子部品を搭載し、し
かるのちこの電子部品を配線基板に熱圧着する。
することができる。上記電子回路装置の製造方法におい
て、熱可塑性樹脂組成物からなる第１の絶縁層上に熱可
塑性樹脂組成物からなる導体層を所定パターンに形成し
たのち、絶縁層及び導体層上に熱可塑性樹脂組成物から
なり、且つ導体層上に一部開口を有する第２の絶縁層を
形成し、次いでこれらの各層をその積層方向に押圧して
第２の絶縁層側の主面に導体層が露出した配線基板を形
成し、次いでこの配線基板の主面に、該基板の主面に露
出した導体層に電極面を合わせて電子部品を搭載し、し
かるのちこの電子部品を配線基板に熱圧着する。
【００１１】
【作用】本発明によれば、熱圧着によるフェースダウン
実装において、電子部品を熱可塑性の配線基板に埋め込
んで接続を取るため、電子部品にバンプ電極を形成しな
くても、電子部品の電極面と配線基板の導体層との電気
的接続をはかることができる。そしてこの場合、バンプ
電極の形成に要する費用が不要となり、製造コストの低
減をはかることができる。また、電子部品が熱可塑性の
配線基板に埋め込まれて接続されるため、電子部品の側
面の下部が常に配線基板から加圧されることになり、電
子部品と配線基板の接続が強固となる。
実装において、電子部品を熱可塑性の配線基板に埋め込
んで接続を取るため、電子部品にバンプ電極を形成しな
くても、電子部品の電極面と配線基板の導体層との電気
的接続をはかることができる。そしてこの場合、バンプ
電極の形成に要する費用が不要となり、製造コストの低
減をはかることができる。また、電子部品が熱可塑性の
配線基板に埋め込まれて接続されるため、電子部品の側
面の下部が常に配線基板から加圧されることになり、電
子部品と配線基板の接続が強固となる。
【００１２】また、配線基板が可塑性であるために、接
続後にも熱応力が残存しにくい。さらに、バンプ電極が
不要であることから、バンプ電極の高さ分の接合に要す
る配線長を短縮することも可能である。
続後にも熱応力が残存しにくい。さらに、バンプ電極が
不要であることから、バンプ電極の高さ分の接合に要す
る配線長を短縮することも可能である。
【００１３】
【実施例】以下、本発明の詳細を図示の実施例によって
説明する。
説明する。
【００１４】図１は、本発明の第１の実施例に係わる電
子回路装置の概略構成を示す断面図である。図中１０
は、熱可塑性樹脂組成物からなる絶縁層１１の内部に導
体層１２を形成し、且つ主面（基板搭載面）に導体層１
２の一部を露出させた配線基板である。この配線基板１
０の主面に、該主面に露出した導体層１２に電極面２１
を合わせて電子部品２０が搭載されている。
子回路装置の概略構成を示す断面図である。図中１０
は、熱可塑性樹脂組成物からなる絶縁層１１の内部に導
体層１２を形成し、且つ主面（基板搭載面）に導体層１
２の一部を露出させた配線基板である。この配線基板１
０の主面に、該主面に露出した導体層１２に電極面２１
を合わせて電子部品２０が搭載されている。
【００１５】図２は、本発明の第１の実施例に係わる電
子回路装置の製造工程を示す断面図である。まず、図２
（ａ）に示すように、熱可塑性樹脂組成物からなる第１
の絶縁層１１上に、熱可塑性樹脂組成物からなる導体層
１２を所望パターンに形成する。続いて、これらの上
に、導体層１２上の一部に開口部１３ａを有する熱可塑
性樹脂組成物からなる第２の絶縁層１３を形成する。こ
こで、絶縁層１１，１３としては、例えば厚さ数十μｍ
のＰＰＳ（Poly (Phenylen Sulfide) ）シートを用い
た。導体層１２としては、ポリスルホン樹脂をバインダ
ーとするＡｇペーストを印刷法を用いてパターニングし
た。
子回路装置の製造工程を示す断面図である。まず、図２
（ａ）に示すように、熱可塑性樹脂組成物からなる第１
の絶縁層１１上に、熱可塑性樹脂組成物からなる導体層
１２を所望パターンに形成する。続いて、これらの上
に、導体層１２上の一部に開口部１３ａを有する熱可塑
性樹脂組成物からなる第２の絶縁層１３を形成する。こ
こで、絶縁層１１，１３としては、例えば厚さ数十μｍ
のＰＰＳ（Poly (Phenylen Sulfide) ）シートを用い
た。導体層１２としては、ポリスルホン樹脂をバインダ
ーとするＡｇペーストを印刷法を用いてパターニングし
た。
【００１６】次いで、図２（ｂ）に示すように、第１及
び第２の絶縁層１１，１３を上下から熱プレスし、シー
ト面をフラットにする。このとき、上部ＰＰＳシート１
３の開口部１３ａには下層のＡｇペーストが押し出され
るため、上部ＰＰＳシート面にペースト電極（導体層１
２）が露出した構造となる。これにより、ＰＰＳ多層シ
ート（配線基板）１０が形成される。
び第２の絶縁層１１，１３を上下から熱プレスし、シー
ト面をフラットにする。このとき、上部ＰＰＳシート１
３の開口部１３ａには下層のＡｇペーストが押し出され
るため、上部ＰＰＳシート面にペースト電極（導体層１
２）が露出した構造となる。これにより、ＰＰＳ多層シ
ート（配線基板）１０が形成される。
【００１７】次いで、図２（ｃ）に示すように、配線基
板１０の主面に、該主面に露出した導体層１２に電極面
２１を合わせてＩＣチップ２０を搭載する。次いで、Ｉ
Ｃチップ２０を配線基板１０に熱圧着することにより、
前記図１に示す構造を実現した。なお、熱圧着には、電
子部品マウント装置を用い、チップ温度２５０℃，加重
３ｋｇｆ，時間６０秒に設定後、ＩＣチップ２０を配線
基板１０上にアライメントし、上記条件で接続した。
板１０の主面に、該主面に露出した導体層１２に電極面
２１を合わせてＩＣチップ２０を搭載する。次いで、Ｉ
Ｃチップ２０を配線基板１０に熱圧着することにより、
前記図１に示す構造を実現した。なお、熱圧着には、電
子部品マウント装置を用い、チップ温度２５０℃，加重
３ｋｇｆ，時間６０秒に設定後、ＩＣチップ２０を配線
基板１０上にアライメントし、上記条件で接続した。
【００１８】ここで、ＰＰＳ多層シート１０で今回用い
たもののサイズは、縦５０ｍｍ×横５０ｍｍ×厚さ４０
μｍである。ＩＣチップ２０としては、サイズが縦５ｍ
ｍ×横５ｍｍ×厚さ０．６２５ｍｍ、電極数が２７個の
２５６ｋビットＳＲＡＭチップを用いた。このＳＲＡＭ
チップは、Ａｌ電極２１上にＴｉ，Ｎｉ，Ａｕをそれぞ
れ１００ｎｍ，３００ｎｍ，５００ｎｍ蒸着法により形
成した。形成の手順はウェハ状態のＳＲＡＭを用意し、
Ｔｉ，Ｎｉ，Ａｕを順に成膜した後、フォトレジストを
用いたＰＥＰ（Photo Engraving Process ）により、薄
膜多層電極を形成した。
たもののサイズは、縦５０ｍｍ×横５０ｍｍ×厚さ４０
μｍである。ＩＣチップ２０としては、サイズが縦５ｍ
ｍ×横５ｍｍ×厚さ０．６２５ｍｍ、電極数が２７個の
２５６ｋビットＳＲＡＭチップを用いた。このＳＲＡＭ
チップは、Ａｌ電極２１上にＴｉ，Ｎｉ，Ａｕをそれぞ
れ１００ｎｍ，３００ｎｍ，５００ｎｍ蒸着法により形
成した。形成の手順はウェハ状態のＳＲＡＭを用意し、
Ｔｉ，Ｎｉ，Ａｕを順に成膜した後、フォトレジストを
用いたＰＥＰ（Photo Engraving Process ）により、薄
膜多層電極を形成した。
【００１９】このように、熱可塑性の配線基板１０上に
バンプ電極のないＩＣチップ２０をフェースダウンで熱
圧着し接続を行った接続方法を用いることにより、ＩＣ
チップ２０にバンプ電極を形成する必要がなくなり、バ
ンプ形成に要する費用を削除し、製造コストの低減をは
かることができる。また、ＩＣチップ２０が熱可塑性の
配線基板１０及び配線に埋め込まれて接続されるため、
ＩＣチップ２０の側面の下部が常に配線基板１０から加
圧されることになる。従って、ＩＣチップ２０と配線基
板１０との接続強度の向上をはかることができる。
バンプ電極のないＩＣチップ２０をフェースダウンで熱
圧着し接続を行った接続方法を用いることにより、ＩＣ
チップ２０にバンプ電極を形成する必要がなくなり、バ
ンプ形成に要する費用を削除し、製造コストの低減をは
かることができる。また、ＩＣチップ２０が熱可塑性の
配線基板１０及び配線に埋め込まれて接続されるため、
ＩＣチップ２０の側面の下部が常に配線基板１０から加
圧されることになる。従って、ＩＣチップ２０と配線基
板１０との接続強度の向上をはかることができる。
【００２０】また、配線基板１０が可塑性であるため、
接続後、熱応力が残存し難い。さらに、バンプ電極の高
さ分の接合に要する配線長を短縮することができる。ま
た、同じ厚みの電子部品であれば、同一シート上に一度
に複数個の熱圧着が可能となる利点もある。
接続後、熱応力が残存し難い。さらに、バンプ電極の高
さ分の接合に要する配線長を短縮することができる。ま
た、同じ厚みの電子部品であれば、同一シート上に一度
に複数個の熱圧着が可能となる利点もある。
【００２１】図３は、本発明の第２の実施例に係わる電
子回路装置の概略構成を示す断面図である。なお、図１
と同一部分には同一符号を付して、その詳しい説明は省
略する。
子回路装置の概略構成を示す断面図である。なお、図１
と同一部分には同一符号を付して、その詳しい説明は省
略する。
【００２２】この実施例は、ＩＣチップの代わりに抵抗
やバイパスコンデンサ等の受動素子３０を搭載したもの
である。即ち、耐ノイズ保護のための抵抗及びバイパス
コンデンサを上記方法を用い、１枚のＰＰＳ多層シート
１０上に実装した。受動素子３０の部品サイズは、抵抗
の場合は縦1.5mm ×横1.0mm ×厚さ0.5mm 、バイパスコ
ンデンサの場合は縦2.0mm×横1.0mm ×厚さ0.5mm と
し、電極材料は共に半田のものを用いた。
やバイパスコンデンサ等の受動素子３０を搭載したもの
である。即ち、耐ノイズ保護のための抵抗及びバイパス
コンデンサを上記方法を用い、１枚のＰＰＳ多層シート
１０上に実装した。受動素子３０の部品サイズは、抵抗
の場合は縦1.5mm ×横1.0mm ×厚さ0.5mm 、バイパスコ
ンデンサの場合は縦2.0mm×横1.0mm ×厚さ0.5mm と
し、電極材料は共に半田のものを用いた。
【００２３】先に説明した実施例と同様に、配線基板１
０の主面に露出した導体層１２に受動素子３０の電極３
１を合わせて受動素子３０を搭載し、受動素子３０を配
線基板１０上に熱圧着した。受動素子３０のマウント条
件、即ちチップ温度，加重，時間は、抵抗の場合で２５
０℃，７ｋｇｆ，３０秒、バイパスコンデンサの場合で
２５０℃、９ｋｇｆ，３０秒とした。
０の主面に露出した導体層１２に受動素子３０の電極３
１を合わせて受動素子３０を搭載し、受動素子３０を配
線基板１０上に熱圧着した。受動素子３０のマウント条
件、即ちチップ温度，加重，時間は、抵抗の場合で２５
０℃，７ｋｇｆ，３０秒、バイパスコンデンサの場合で
２５０℃、９ｋｇｆ，３０秒とした。
【００２４】本実施例によれば、半田リフロー等による
接続工程を削除することができ、図３のような電極形状
を有する抵抗やバイパスコンデンサにおいては、実装コ
ストの大幅な低減をはかることができる。
接続工程を削除することができ、図３のような電極形状
を有する抵抗やバイパスコンデンサにおいては、実装コ
ストの大幅な低減をはかることができる。
【００２５】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では、ＩＣチップ，抵抗及び
バイパスコンデンサとＰＰＳ多層シートの接続について
説明したが、電子部品は上記部品に限らず、配線基板に
はＰＰＳの他にＰＥＳ（Polyethersulfone )，ＰＥ（Po
lyethylene），ＰＰ（Polypropylene ），ＰＶＣ（Poly
(vinyl chloride)）等を用いることができる。また、導
体配線層としては、配線基板の絶縁材料，電子部品の電
極材料，及び接合に要する部材によって単独、又は複合
で適宜選ぶことができる。その他、本発明の要旨を逸脱
しない範囲で、種々変形して実施することができる。
れるものではない。実施例では、ＩＣチップ，抵抗及び
バイパスコンデンサとＰＰＳ多層シートの接続について
説明したが、電子部品は上記部品に限らず、配線基板に
はＰＰＳの他にＰＥＳ（Polyethersulfone )，ＰＥ（Po
lyethylene），ＰＰ（Polypropylene ），ＰＶＣ（Poly
(vinyl chloride)）等を用いることができる。また、導
体配線層としては、配線基板の絶縁材料，電子部品の電
極材料，及び接合に要する部材によって単独、又は複合
で適宜選ぶことができる。その他、本発明の要旨を逸脱
しない範囲で、種々変形して実施することができる。
【００２６】
【発明の効果】以上詳述したように本発明によれば、配
線基板を構成する絶縁体及び配線の可塑性を利用し、Ｉ
Ｃチップ等の電子部品を熱圧着により配線基板に埋め込
んで接続しているので、ＩＣチップ等の電子部品にバン
プ電極を形成することなく、電子部品を配線基板上にフ
ェースダウン実装することができ、製造コストの低減を
はかり得る電子回路装置を実現することが可能となる。
線基板を構成する絶縁体及び配線の可塑性を利用し、Ｉ
Ｃチップ等の電子部品を熱圧着により配線基板に埋め込
んで接続しているので、ＩＣチップ等の電子部品にバン
プ電極を形成することなく、電子部品を配線基板上にフ
ェースダウン実装することができ、製造コストの低減を
はかり得る電子回路装置を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係わる電子回路装置の
概略構成を示す断面図、
概略構成を示す断面図、
【図２】本発明の第１の実施例に係わる電子回路装置の
製造工程を示す断面図、
製造工程を示す断面図、
【図３】本発明の第２の実施例に係わる電子回路装置の
概略構成を示す断面図、
概略構成を示す断面図、
【図４】従来の電子回路装置の概略構成を示す断面図。
【符号の説明】 １０…配線基板、 １１…第１の絶縁層、 １２…導体層、 １３…第２の絶縁層、 １３ａ…開口部、 ２０…ＩＣチップ、 ２１，３１…電極、 ３０…受動素子。
Claims (1)
- 【請求項１】熱可塑性樹脂組成物からなる絶縁層の内部
に導体層を形成し、且つ主面より下方に位置する基板搭
載面に該導体層の一部を露出させた配線基板と、この配
線基板の主面に、該基板搭載面に露出した導体層に電極
面を合わせて搭載された電子部品とを具備してなること
を特徴とする電子回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21362091A JPH0555301A (ja) | 1991-08-26 | 1991-08-26 | 電子回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21362091A JPH0555301A (ja) | 1991-08-26 | 1991-08-26 | 電子回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555301A true JPH0555301A (ja) | 1993-03-05 |
Family
ID=16642188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21362091A Pending JPH0555301A (ja) | 1991-08-26 | 1991-08-26 | 電子回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555301A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7151311B2 (en) | 2002-11-11 | 2006-12-19 | Mitsubishi Denki Kabushiki Kaisha | Mold resin-sealed power semiconductor device having insulating resin layer fixed on bottom surface of heat sink and metal layer on the resin layer |
-
1991
- 1991-08-26 JP JP21362091A patent/JPH0555301A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7151311B2 (en) | 2002-11-11 | 2006-12-19 | Mitsubishi Denki Kabushiki Kaisha | Mold resin-sealed power semiconductor device having insulating resin layer fixed on bottom surface of heat sink and metal layer on the resin layer |
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