JP3610770B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3610770B2 JP3610770B2 JP9931698A JP9931698A JP3610770B2 JP 3610770 B2 JP3610770 B2 JP 3610770B2 JP 9931698 A JP9931698 A JP 9931698A JP 9931698 A JP9931698 A JP 9931698A JP 3610770 B2 JP3610770 B2 JP 3610770B2
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- crystal polymer
- tape
- semiconductor device
- molecular weight
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
Description
【発明の属する技術分野】
本発明は、電子装置に用いる絶縁材料、それを用いた半導体装置、その半導体装置の製造方法に関するものである。
【0002】
【従来の技術】
半導体装置における絶縁材料としては一般的にポリイミドが挙げられる。
【0003】
このポリイミドは、比誘電率が低く、下地の凹凸を吸収できる表面の平坦性があり、その後のアセンブリ工程に充分な耐熱性を有している。
【0004】
このためポリイミドは、例えばマルチチップモジュールの多層配線の配線間の絶縁層に用いられたり、またTAB(Tape Automated Bonding)の実装方法を取り込んだフィルムキャリア構造のTCP(Tape Carrier Package)型半導体装置のテープ等に用いられている。
【0005】
【発明が解決しようとする課題】
本発明者は、上記従来技術を検討した結果、以下の問題点を見いだした。
【0006】
従来の絶縁材料に用いられているポリイミドは、アセンブリ工程に充分な耐熱性を有しているが、熱膨張が大きく応力基因のパッケージクラックを生じたり、かつ吸湿率が大きいということから、吸湿水分の高温での膨張によるパッケージ破壊を起こす危険があり、半導体装置やそれを用いた電子装置の動作における信頼性が低下するという問題点がある。
【0007】
また、メモリモジュール等の高速動作が要求される電子装置においては、装置の配線長を短くするように配線を工夫することが要求されるのと同時に、湿度に関わらずに一定の比誘電率が要求される。
【0008】
このため、湿度が高くなると比誘電率が大きくなるポリイミドを用いた半導体装置を高速動作を要求されるメモリモジュール等の電子装置に搭載すると、動作の信頼性が低下するという問題点があった。
【0009】
本発明の目的は、比較的高い相対湿度雰囲気において、高い耐湿性、及び定比誘電率を示し、かつリフロー時に安定な絶縁材料を提供することにある。
【0010】
本発明の他の目的は、半導体装置、または電子装置における動作の信頼性を向上することが可能な技術を提供することにある。
【0011】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【0012】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【0016】
そして、フレキシブルな絶縁基材に導電配線を形成したTABテープの導電配線に電気的に接続した半導体チップを搭載してなる半導体装置の製造方法であって、分子量が所定値より低い液晶ポリマで形成された層と分子量が所定値より高い液晶ポリマで形成された層からなる2層構造の液晶ポリマで形成したテープを用意し、そのテープをパンチング用金型で開口するパンチング工程を行い、そのパンチング工程を終えたテープに銅箔を加熱圧着するラミネートを行い、そのラミネート後に銅箔にレジストと塗布し、配線のパターンニングを行い、エッチング工程で配線パターンを形成し、配線パターンに半導体チップをボンディングし、半導体チップと配線パターンの接合部分を中心に樹脂封止を行うことにより、TABテープが耐湿性、及び定比誘電率を示し、リフロー時に劣化せず、動作の信頼性を向上することができ、銅箔とTABテープと接着強度が向上するので、接合の信頼性を向上できる。
【0018】
【発明の実施の形態】
本発明の参考例としての絶縁材料について説明する。
【0019】
本発明の参考例としての電子装置に用いる絶縁材料は、図1に示す分子構造式で示される液晶ポリマである。
【0020】
本発明の液晶ポリマは、熱溶融型(サーモトロピック)液晶ポリマであり、図1に示すように、例えば、ポリエステル系主鎖型液晶ポリマのエコノールタイプである。本発明の液晶ポリマの分子量は1万〜10万位のものを用いる。
【0021】
このポリエステル系主鎖型液晶ポリマは、ネマチィック液晶相を示し、低粘性で成形温度が低いため成形加工が容易であり、寸法安定性がよい。また、優れた耐熱性を示す。以下、単にこの絶縁材料を液晶ポリマと記す。
【0022】
次に、本発明の液晶ポリマの特性について説明する。
【0023】
図2は、液晶ポリマと従来のポリイミドA(Dupont社提供のカプトン)、ポリイミドB(宇部興産社提供のユーピレックス)との吸湿率(%)を示すグラフである。
【0024】
図2に示すように、本発明の液晶ポリマは、ポリイミドA,Bと同様に相対湿度が高くなるにつれて吸湿率が上昇していく特性がある。
【0025】
しかし、他のポリイミドA,Bに比べ、常に0.2%以下の低い数値を示す特性がある。
【0026】
これにより、従来のポリイミドA,Bより、水分の吸収による膨みが減り、パッケージのクラック、素子破壊、及び金線破壊等のパッケージ破壊を減少させることが可能になる。
【0027】
また、図3に示す吸湿膨張率を見てみると、他のポリイミドA,Bは相対湿が上昇すると、指数関数的に上昇するが、この液晶ポリマは0.02%以下で殆ど上昇しないことが判る。
【0028】
したがって、吸湿により寸法が伸びたりすることがないので、半導体装置のリードフレームのパターンを高精細化することが可能になる。
【0029】
また、従来のポリイミドA,BではSi(シリコン)チップとの膨張係数差が大きかったため、直接フリップチップ接合することが困難であったが、この液晶ポリマは熱膨張係数を任意に調整できるため、直接フリップチップ接合することが可能になる。
【0030】
これにより、従来用いられてきたエラストマ(熱応力緩衝材)を用いる必要がなくなる。
【0031】
さらに、図4に示す比誘電率を見てみると、エポキシ、ポリイミドBは相対湿度が上昇するに比例して比誘電率が上昇していくが、本発明の参考例としての液晶ポリマは常に一定の値(3.4)を示す。
【0032】
一般に電送速度800MHz以上の高速伝送では、相対湿度に関わらず比誘電率が一定である必要があるため、従来のエポキシ、ポリイミドBのように相対湿度に対して比誘電率が変化する材料では高速伝送になかなか適用できなかった。
【0033】
この液晶ポリマは、図4に示すように、相対湿度に関わらず比誘電率が3.4付近で一定であることから、電送速度800MHz以上の高速伝送が可能になる。これは、例えば高速メモリモジュールや450MHz以上の高速伝送を行うMPUに応用できる。
【0034】
すなわち、半導体装置に用いる絶縁材料として従来用いていたポリイミド、テフロン、ベンゾシクロブテン、または二酸化シリコン等の部分、例えばTABテープ、多層配線の層間絶縁膜、または半導体チップ搭載基板を本発明の液晶ポリマで形成することで、高速伝送が要求されている電子装置にも適用できる。
【0035】
さらに、本発明の参考例としての液晶ポリマは融点が335℃であり、耐熱性に優れ、リフロー時の250℃では品質が低下することはない。
【0036】
また、熱膨張係数は、200℃から300℃において13ppm/℃であり、ポリイミドAの49ppm/℃と、ポリイミドBの16ppm/℃に比べて小さい。
【0037】
また、ポリイミドと違って、この液晶ポリマは融点(例えば、335℃で融ける)があるため、この性質利用して物質の絶縁接合を行う接合材料としても適応できる。なお、この融点も液晶ポリマの分子量を変えることにより自在に変更可能であるため、半導体装置、電子装置において絶縁材料、接合材料として様々な範囲で適応できる。この液晶ポリマは、分子量が小さいほど融点が低くなる。
【0038】
これらから、高い相対湿度雰囲気において高耐湿性、定比誘電率を示し、融点が高くリフロー時に劣化しない本発明の液晶ポリマは半導体装置における絶縁材料として最適であることが判る。
【0039】
したがって、本発明の液晶ポリマを絶縁材、または絶縁支持材(接合材)として半導体装置に用いること、上記特性から動作の信頼性を向上した半導体装置を形成することができる。次にその半導体装置の例について説明する。
【0040】
本発明により製造された上記液晶ポリマを用いた半導体装置について説明する。本発明により製造された液晶ポリマを用いた半導体装置として、TABテープ(フレキシブル基板)を用いたTCP(Tape Carrier Package)型半導体装置を例に挙げて説明する。
【0041】
図5は、本発明により製造された半導体装置の斜視図であり、図6は図5のA−A線で切った断面図である。
【0042】
図5、図6に示すように、本発明により製造された半導体装置10は、TABテープ11と、そのTABテープ11のリードフレームにバンプ接続された半導体チップ12と、半導体チップ12とインナーリード部分を封止したモールド樹脂13とから構成される。本発明により製造された半導体装置10では、TABテープ11に液晶ポリマを用いる。
【0043】
このように、TABテープ11のテープ材料に液晶ポリマを用いることによ、半導体装置10の搭載過程であるリフロー加熱時における熱膨張係数が小さいために、変形が小さく配線基板への搭載時の寸法安定性に優れている。且つ吸湿率が小さいことからパッケージのポップコーン破壊(吸湿水分の瞬間加熱膨張破壊)を起こしにくいので、半導体装置における動作の信頼性を向上させることが可能となる。
【0044】
また、従来のポリイミドを用いた3層構造のTABテープ11ではテープと銅箔の間に接着材を設けなければならなかったが、テープ材料にこの液晶ポリマを用いることで、半導体装置10の製造工程で用いられるTABテープと銅箔との接着に用いられる接着剤を省くことが可能になる。
【0045】
そのときのTABテープ11は、1層の液晶ポリマで形成してもよいが、熱融着させるときの温度が高くなることから、図7に示すように、例えば、2層の液晶ポリマで形成するとよい。
【0046】
図7に示すように、TABテープ11の上層20A(銅箔を圧着する面)は分子量が小さい液晶ポリマを厚さ5〜10μmくらいで形成し、下層20Bをそれより分子量が大きい液晶ポリマを用いて形成する。例えば、上層の融点を160℃〜200℃に設定し、下層をリフロー時に影響を受けない温度以上に設定する。例えば、230℃である。
【0047】
次に、本発明に係る半導体装置10の製造方法について説明する。
【0048】
図8,図9は、本発明に係る半導体装置10の製造方法を説明するための図である。
【0049】
本発明により製造された半導体装置10は、図8に示すように、まず、液晶ポリマで形成した図7に示すようなテープ20を用意し、そのテープ20をパンチング用金型で開口するパンチング工程を行う。ここでは、例えば、アウターリードホール、スプロケットホール、デバイスホールを形成する。
【0050】
次にそのパンチング工程を終えたテープ20に銅箔30を貼るラミネートを行う。
【0051】
このラミネートは、180℃くらいの温度で、5kg/cm2 の圧力で銅箔30を加熱圧着する工程である。なお、この工程は従来のポリイミドを用いたときのラミネート工程における接着剤と銅箔の加熱圧着と同様な条件で行うことができ、従来のシステムがそのまま利用できる。
【0052】
このようにテープを2層の液晶ポリマで形成して圧着することにより、分子量の小さいすなわち融点が低いテープの上層のみが融解させるようになり、そこに銅箔に貼り付けて圧着することにより、接着剤がなくてもラミネートを行うことができる。このとき、分子量の大きいすなわち融点が高い下層は融け出さないため、上記パンチング工程で開けた穴が埋まってしまうということはなくなる。
【0053】
また、テープ20の上層20aと下層20bは、共に同一構造の液晶ポリマで単に分子量が異なるだけであるから、銅箔圧着後には上層20aは拡散して下層20bと一体化する。従来のポリイミドを用いた3層構造のテープでは、銅箔とテープの接合に接着剤を用いていたため、どうしてもテープと接着剤の層とで界面が生じ、剥離しやすい構造になっていたが、テープ20に二層の分子量が違う液晶ポリマを用いることで界面部分をなくすことができるので、銅箔接合の信頼性を向上できる。
【0054】
ラミネート後は、銅箔30にレジスト40と塗布し、配線のパターンニングを行い、エッチング工程で配線パターンを形成後、配線パターンにスズ等のメッキを行い、TABテープ11を形成する。
【0055】
そして、図9に示すように、TABテープ11に半導体チップ12をボンディングする。ここでは半導体チップ12側にAuバンプ2を形成して、TABテープの銅箔配線であるインナーリード5と金スズ接合する例を示している。
【0056】
接合ツール6は450℃の温度に加熱されており、またステージ7も余熱温度200℃以下に加熱されている。このとき半導体チップに形成されている金バンプ2はピッチが70μm程度と狭いピッチのために+/−10μmの位置精度で位置合わせが行われる。したがってこのときのTABテープ11の熱膨張は小さいほど良く、理想的には、半導体チップ12の3.5PPM/K の小さな熱膨張係数が好ましい。しかし従来のポリイミドテープでは熱膨張係数が20〜30PPM であるために、温度上昇にともなうリード5 とバンプ2 のピッチ不整合が起こる。このためにポリイミド樹脂テープを用いたTABテープでは、このピッチ不整合を考慮したテープ製造段階での補正を行っている。すなわち、銅箔のケミカルエッチング用のホトマスクを熱膨張分だけ小さくしておく、事前の補正を実行しなけれ
ばならない。しかしこの操作は接合条件に合わせた精密な補正となるために、高度な技術が要求されている。しかもポリイミド樹脂では吸湿膨張率が大きいために、この吸湿も考慮したマスク補正を行っている。これに対して液晶ポリマでは、熱膨張係数をポリマの分子量でシリコンに整合できるばかりでなく、吸湿膨張も非常に小さいために、まったくこのマスクの初期補正を必要としない。したがってマスクの設計時間が短縮できるばかりでなく、リードとバンプの接合に位置が正確でかつ精度が高いために、信頼性の高い半導体装置を製造することが可能になる。
【0057】
その金スズ接合後、半導体チップ12周辺を樹脂13で封止し、図5、図6に示すような半導体装置を形成する。また、この樹脂封止は、半導体チップ12とリードとの接合部だけをポッティングするようにしてもよい。
【0058】
なお、本発明ではTCP型の半導体装置を例に挙げ説明してきたが、本発明の液晶ポリマはこのTCP型半導体装置のテープに用いる場合に限らない。
【0059】
例えば、他の半導体装置において、従来ポリイミド等の絶縁材料が使われていたところを、この液晶ポリマで置き換えることで、従来よりも動作の信頼性が向上した半導体装置を形成できる。
【0060】
次に、従来ポリイミドが使われていたところに液晶ポリマを用いた半導体装置の例について説明する。図10は、本発明の参考例としてのLOC構造の半導体装置を示す斜視図であり、図11は図10の液晶ポリマテープ50の拡大断面図である。
【0061】
本発明の参考例としてのLOC構造の半導体装置100は、図10、図11に示すように、半導体チップ12上に液晶ポリマテープ50を介在させてリード60を載せ、リード60と半導体チップ12をワイヤボンディングにより電気的に接続して封止樹脂13で封止した構成をとる。
【0062】
従来のLOC構造の半導体装置では、この液晶ポリマテープ50の代わりに3層のポリイミドテープを用いていたが、チップサイズが大きくなり、ポリイミドテープの貼り付け面積が大きくなってくると、半導体チップ12との熱膨張係数差から熱応力が大きくなり、リードの変形等が発生する。
【0063】
液晶ポリマは、ポリイミドよりも熱膨張係数が小さく、かつその熱膨張係数も分子量を変えることで変更できる。
【0064】
このため、本発明の参考例としての液晶ポリマテープ50は半導体チップ12の熱膨張係数と同じ値(3.5)を持つように分子量を調整したものを用いる。
【0065】
したがって、従来のポリイミドテープの代わりにこの液晶ポリマテープ50を設けると、熱膨張係数差がなくなり、熱応力を受けないのでリードの変形を抑止することができる。
【0066】
なお、この液晶ポリマテープ50は、1層の液晶ポリマで形成してもよいが、図11に示すように、分子量が大きい液晶ポリマの層50bを分子量が小さい液晶ポリマの層50aで挟んだ3層構造にしてもよい。
【0067】
この場合、半導体チップ12とリード60との接合がより低い温度で可能になる。
【0068】
また、本発明の液晶ポリマは絶縁材、絶縁支持材だけでなく、さらにはコーティング材等にも種々適応できる。
【0069】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【0070】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【0071】
本発明は、フレキシブルな絶縁基材に導電配線を形成したTABテープの導電配線に電気的に接続した半導体チップを搭載してなる半導体装置の製造方法であって、分子量が所定値より低い液晶ポリマで形成された層と分子量が所定値より高い液晶ポリマで形成された層からなる2層構造の液晶ポリマで形成したテープを用意し、そのテープをパンチング用金型で開口するパンチング工程を行い、そのパンチング工程を終えたテープに銅箔を加熱圧着するラミネートを行い、そのラミネート後に銅箔にレジストと塗布し、配線のパターンニングを行い、エッチング工程で配線パターンを形成し、配線パターンに半導体チップをボンディングし、半導体チップと配線パターンの接合部分を中心に樹脂封止を行うことにより、TABテープが耐湿性、及び定比誘電率を示し、リフロー時に劣化せず、動作の信頼性を向上することができ、銅箔とTABテープと接着強度が向上するので、接合の信頼性を向上できる。
【図面の簡単な説明】
【図1】本発明の参考例としての液晶ポリマの分子構造を示す図である。
【図2】液晶ポリマと従来のポリイミドA(Dupont社提供のカプトン)、ポリイミドB(宇部興産社提供のユーピレックス)との吸湿率(%)を示すグラフである。
【図3】液晶ポリマと従来のポリイミドA(Dupont社提供のカプトン)、ポリイミドB(宇部興産社提供のユーピレックス)との吸湿膨張率(%)を示すグラフである。
【図4】液晶ポリマの相対湿度における比誘電率を示すグラフである。
【図5】本発明の液晶ポリマを用いた半導体装置を示す斜視図である。
【図6】図5のA−A線で切った断面図である。
【図7】TABテープに使用する液晶ポリマテープの構成を説明するための断面図である。
【図8】本発明の半導体装置の製造工程を説明するための図である。
【図9】本発明の半導体装置の製造工程を説明するための図である。
【図10】本発明の参考例としてのLOC構造の半導体装置を示す斜視図である。
【図11】液晶ポリマテープの構成例を示した図である。
【符号の説明】
11 TABテープ
12 半導体チップ
13 封止樹脂
20、50 液晶ポリマテープ
20a 上層
20b 下層
30 銅箔
40 レジスト
60 リード
100 LOC構造の半導体装置
Claims (1)
- フレキシブルな絶縁基材に導電配線を形成したTABテープの導電配線に電気的に接続した半導体チップを搭載してなる半導体装置の製造方法であって、分子量が所定値より低い液晶ポリマで形成された層と分子量が所定値より高い液晶ポリマで形成された層からなる2層構造の液晶ポリマで形成したテープを用意し、そのテープをパンチング用金型で開口するパンチング工程を行い、そのパンチング工程を終えたテープに銅箔を加熱圧着するラミネートを行い、そのラミネート後に銅箔にレジストを塗布し、配線のパターンニングを行い、エッチング工程で配線パターンを形成し、配線パターンに半導体チップをボンディングし、半導体チップと配線パターンの接合部分を中心に樹脂封止を行うことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9931698A JP3610770B2 (ja) | 1998-04-10 | 1998-04-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9931698A JP3610770B2 (ja) | 1998-04-10 | 1998-04-10 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11293132A JPH11293132A (ja) | 1999-10-26 |
JP3610770B2 true JP3610770B2 (ja) | 2005-01-19 |
Family
ID=14244244
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9931698A Expired - Fee Related JP3610770B2 (ja) | 1998-04-10 | 1998-04-10 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3610770B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002329757A (ja) * | 2001-04-27 | 2002-11-15 | Sumitomo Chem Co Ltd | タブ用キャリヤテープ及びそれを用いたタブテープ |
JP2002347163A (ja) * | 2001-05-29 | 2002-12-04 | Nippon Shokubai Co Ltd | 表面被覆積層体 |
US8053245B1 (en) | 2003-07-29 | 2011-11-08 | Nanotel Biotechnologies, Inc. | System and method for detecting biochemicals using hydrated substrates based on liquid crystal polymers |
-
1998
- 1998-04-10 JP JP9931698A patent/JP3610770B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH11293132A (ja) | 1999-10-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2825083B2 (ja) | 半導体素子の実装構造 | |
KR950012658B1 (ko) | 반도체 칩 실장방법 및 기판 구조체 | |
JP3875077B2 (ja) | 電子デバイス及びデバイス接続方法 | |
US4396936A (en) | Integrated circuit chip package with improved cooling means | |
JP2833996B2 (ja) | フレキシブルフィルム及びこれを有する半導体装置 | |
US6552426B2 (en) | Semiconductor device and method of manufacturing same | |
JP3377001B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
US6541872B1 (en) | Multi-layered adhesive for attaching a semiconductor die to a substrate | |
US6118183A (en) | Semiconductor device, manufacturing method thereof, and insulating substrate for same | |
JP2003133508A (ja) | 半導体装置 | |
US20050224934A1 (en) | Circuit device | |
JPH09199635A (ja) | 回路基板形成用多層フィルム並びにこれを用いた多層回路基板および半導体装置用パッケージ | |
US7071576B2 (en) | Semiconductor device and method of manufacturing the same | |
JP2000082722A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP3061059B2 (ja) | Icパッケージ | |
JP6115060B2 (ja) | 電子デバイスの製造方法 | |
JP3610770B2 (ja) | 半導体装置の製造方法 | |
US6080604A (en) | Semiconductor device having tab-leads and a fabrication method thereof | |
WO1998057370A1 (fr) | Element comprenant des puces a protuberances, materiau de scellage de type film, dispositif a semi-conducteur et procede de fabrication de ce dernier | |
JP4035949B2 (ja) | 配線基板及びそれを用いた半導体装置、ならびにその製造方法 | |
JP2000021935A (ja) | 電子部品実装体及びその製造方法 | |
JP2001068604A (ja) | 固定樹脂、異方性導電樹脂、半導体装置及びその製造方法、回路基板並びに電子機器 | |
JPH0342860A (ja) | フレキシブルプリント配線板 | |
JP2000013029A (ja) | 高密度配線基板、その製造方法、及びそれを用いた電子装置 | |
JP2944586B2 (ja) | Bga型半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040727 |
|
A521 | Written amendment |
Effective date: 20040827 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Effective date: 20040928 Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041011 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20081029 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081029 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091029 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101029 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20111029 |
|
LAPS | Cancellation because of no payment of annual fees |