JPH05506735A - 信号プロセッサ用アドレス・プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 信号プロセッサ用アドレス・プロセッサ本発明は、ディジタル・フィルタ用の状 態変数を含む読み出し／書き込みメモリのアドレスを計算するための信号プロセ ッサ用アドレス・プロセッサに関する。

発明の背景 ある形式のアドレス・プロセッサは、信号プロセッサにおけるディジタル・フィ ルタの実施に関連して、かつ前記ディジタル・フィルタの入力サンプル・データ を読み出し／書き込みメモリに格納する場合に、前記ディジタル・フィルタの状 態変数を書き込み、かつ読み出すことが要求される。これらのディジタル・フィ ルタは共に再帰的（ＩＩＲ）及び非再帰的（ＦＩＲ）なものであり得る。フィル タは、メモリから状態変数を読み出し、かつ出力データを計算することにより計 算される。次いで、これらの出力データは次のフィルタの入力データ又は状態変 数となり、従って前記メモリに再び書き込まれる。

一般的に、フィルタ・システムはいくつかのフィルタを育することがあり、更に これらのフィルタも異なるサンプリング周波数を持ち得る。

フィルタ値の計算後、フィルタにおける全ての状態変数はメモリ内で１位置だけ シフトされる。最も古い状態変数は次に古いものによる重ね書きされ、新しい標 本値がシフト動作により開放されたメモリ位置に格納される。

従来知られていたこのように方法の欠点は、全ての状態変数が読み出され、かつ 新しいメモリ位置に書き込まれる必要があるので、前記メモリのシフトが時間の 掛かる処理であるということにある。

他の欠点は、このシフト動作も電力を消費することである。これは、例えば利用 可能なエネルギが限定されているバッテリ駆動の電話における信号プロセッサと の関連において重要である。

従来の技術の説明 信号プロセッサ及び読み出し／書き込みメモリにより実施されているディジタル ・フィルタ用の状態変数をアドレス指定し、シフトする通常の方法は、大きさが ２゜の循環バッファを用いることである。ただし、ｎはＯより大きい整数である 。最も古い状態変数のメモリ位置、即ち循環バッファの折り返しアドレスをポイ ンタが指す。

最も古い状態変数を読み出した後に、指定されたメモリ位置に新しい標本値を書 き込み、前記最も古い状態変数は重ね書きされる。ここで、ポインタが変更され て次に最も古い状態変数を指示すると、このポインタは新しい折り返しアドレス を指示することになる。それまで次に古い状態変数は最も古いものとなり、この 処理手順の結果は循環バッファにおける全ての状態変数を物理的に移動させるこ となく、これらを１メモリ位置シフトさせることと等価となる。ポインタのみが 更新されて新しい折り返しアドレスを指すことになった。従って、この方法は仮 想シフトと呼ばれる。前記ポインタは、循環バッファの第１のメモリ位置に達す ると、次のシフトの後に最後のメモリ位置を指すことになる。従って、循環バッ ファのアドレス指定を［モジュロ２１のアドレス指定」と呼ぶことができる。

しかし、従来知られているこの方法の大きな欠点は、大きさが２１の循環バッフ ァのみが許容されるので、ディジタル・フィルタの大きさが２１のものでなけれ ばならないということである。これは、この方法をある特定のフィルタ用にのみ で適当なものにさせる。

従来知られている他の方法は、任意の長さのバッファを用い、かつフィルタ計算 中にバッファの終端から先頭までシフトされるポインタを使用することである。

ポインタが循環バッファの先頭に達すると、前記ポインタには再び循環バッファ の終端のアドレスがロードされるので、前記処理手順を反復することが可能とな る。

従来知られているこの方法の欠点は、任意の時間に任意のフィルタにおける任意 の状態変数をアドレス指定することができないことである。この方法は、フィル タが前述に従ったシーケンスにより計算されたときにのみ機能する。このことは 、この方法を一般的なアドレス・プロセッサ用の開始点として使用できないもの にする。

発明の目的 本発明の目的は前述の型式のアドレス・プロセッサを提供することにあり、前記 アドレス・プロセッサは循環バッファに順次格納された少なくとも２つのディジ タル・フィルタ用の少なくとも一つの前記循環バッファの状態変数をアドレス指 定すると共に、仮想的にシフトすることができる。前記ディジタル・フィルタは 任意数又は任意長の遅延要素、かつ同一のサンプリング周波数を有する。

発明の概要 本発明によれば、前記目的は請求項１の特徴を有するアドレス・プロセッサによ り達成される。

図面の簡単な説明 第１図は本発明に関連するデータ・メモリの分割を示す図。

ＷＩＪ２図は本発明に関連するバッファの分割を示す図。

第３図は第２図のバッファに関連するバッファの分割を示す図。

第４図は連続的な計算ステップ中でのフィルタの位置及びバッファの折り返しア ドレスを示す。

第５図は本発明によりアドレス・プロセッサの好ましい実施例を示す図。

第６図は第５図によるアドレス・プロセッサ用の計算タイミング図。

第７図はＮを任意の正の整数としたときに、それぞれ２、ｌ及びＮタップを有す る３つのフィルタＡ、Ｂ及びＣ用の第５図のアドレス・プロセッサについての信 号タイミング図。

好ましい実施例の説明 第１図は異なるフィルタ用の状態変数を含むＲＡＭの当該部分についてのメモリ 構成を示す。この場合に、メモリ８チヤネルＣＨＯ〜ＣＨ７用のフィルタを備え ているものとする。各チャネルはバッフｙＢＵＦＦ　０−Ｅ３ＵＦＦ　２を有す る。バッファの数は任意である。しかし、各チャネルは対応する長さを有する同 一数のバッファを備えている。更に、バッファはフィルタＦＩＬＴＥＲ０−ＦＩ ＬＴＥＲ２を育する。バッファは通常具なる長さを有するが、各バッファにおけ るフィルタは同一のサンプリング周波数に対応する。本発明において、少なくと も一つのバッファは２以上のフィルタを育する。

バッファの長さはフィルタの長さの総和に依存する。実際に、バッファの長さは 、含まれているフィルタ＋１の遅延要素数の総和からなる。

第１図は８チャネルＣＨＯ−ＣＨ７に分割されたデータ・メモリを示す。本発明 は８つのチャネルに限定されず、任意数のチャネルが可能である。更に、第１図 は、５１２メモリ・セルを含むデータ・メモリを示す。しかし、この数も変更す ることができる。第２図はバッファの内容を詳細に示す。実施例において、バッ ファはフィルタ開始アドレスｆｉｌｔｅｒ−ａｄｄｒ　（０）　、ｆｉｌｔｅｒ −ａｄｄｒ（１）　、ｆｉｌｔｅｒ−ａｄｄｒ　（２）を有する３つのフィルタ を備えている。絶対開始アドレスはｍａｄ　−５ｔａｒｔにより表わされる。第 １のフィルタの状態変数はｘ　（ｎ）、ｘ　（ｎ−１）　、ｘ　（ｎ−２）　、 　ｘ　（ｎ−３）により表わされる。ここで、ｘ　（ｎ）は最新の標本値を表わ し、ｘ（ｎ−１）はその次に最新の標本値を表わし、以下同じように続く。

以下の説明を容易にするために、最初は、第２図のバッファにおける３つのフィ ルタが非再帰的であると仮定する。

この場合に、状態変数は最も古い状態変数ｘ（ｎ−３）から開始するＦＩＬＴＥ ＲＯの計算中にメモリから１つずつフェッチされ、ＲＡＭ又はＲＯＭからフェッ チされる対応するフィルタ係数により乗算される。このフィルタがこれら乗算さ れた状態変数を加算することにより計算される。このフィルタが計算されたとき は、得られた値Ｙ　（ｎ）は最も古い状態変数ｘ（ｎ−３）用のメモリ・セルに 書き込まれる。これは、第２図に状態変数又は標本値ｘ（ｎ−３）がフィルタ出 力信号Ｙ　（ｎ）とメモリ・セルを共有させることにより表わされている。

このようにして計算されたフィルタ値Ｙ　（ｎ）　、　Ｙ　（ｎ−］）・・・は 、ＦＩＬＴＥＲ１に対する入力信号を形成している。ＦＩＬＴＥＲ１は対応する 方法により計算され、その値は計算した後にＦＩＬＴＥＲ２に対する入力信号と して最も古い状態変数Ｙ（ｎ−２）用のメモリ・セルに書き込まれる。一つのフ ィルタからの出力信号が次のフィルタに対する入力信号を形成するこのような処 理手順は、バッファにおけるフィルタが同一のサンプリング周波数に対応するこ とから可能である。

第３図及び第４図は、更に計算処理、特に再帰フィルタに関連して発生する複雑 さも示す。

第３図は第２図のバッファにおけるフィルタについて更に概要的なフィルタ図を 示す。前述のように、第１のフィルタＦＩＬＴＥＲＯは、トランスバーサル部分 のみを含む非再帰的フィルタである。しかし、第２のフィルタＦＩＬＴＥＲ１は 再帰的な左部分及びトランスバーサル右部分を含む。第３のフィルタＦＩＬＴＥ Ｒ２は再帰的部分のみを有し、トランスバーサル部を有しない。

第３図において、遅延要素はＴにより表わされていた。

第２図から理解されるように、ＦＩＬＴＥＲＯは３つの遅延要素Ｔ、及び４つの 係数ａ０・・・ａ２を有する。ＦＩＬＴＥＲ１は２つの遅延要素Ｔ、及び再帰部 分に２つの係数す、、ｂ、を有する。ＦＩＬＴＥＲ２は２つの遅延要素Ｔ、及び ２つの係数ｄ＋、ｄｚを有する。以上の計算規約によると、バッファの長さは３ ＋２＋２＋１、即ち８である。

第４図は第３図において３つのフィルタについての一連の計算を示す。

第４図において２つのことに注目することは本質的なことである。

まず、状態変数ｘ（ｎ）−１Ｙ（ｎ）−１Ｗ（ｎ）の値は、一旦割り付けられた メモリ・セルに常時存在する。

新しい各図（ａ）〜（ｈ）について、ｎは１だけ増加される。

即ち、ｘ　（ｎ）はｘ（ｎ−１）により表わされ、以下同じようになる。しかし 、最も古い状態変数は依然として元のメモリ・セルに残っている。次いで、最も 古い状態変数は、必要でなくなったときに新しい状態変数値により重ね書きされ る。従って、状態変数を移動させる必要はない。

第２に、バッファの折り返しアドレス、ｍａｄ　ｐａｉｎｔｅｒは連続的に更新 される。このポインタは、この場合に、循環バッファがＦＩＬＴＥＲ２とＦＩＬ ＴＥＲＯとの間の境界を折り返すメモリ・アドレスを常に指している。ポインタ ｍａｄ　ｐｏｉｎｔｅｒは「ゼロ基準」を形成し、これによって以下で詳細に説 明する現在の状態変数用の正しい絶対アドレスを得ることができる。

ある状態変数に対するアドレス計算のために、以下の変数を用いる。即ち、 ｍｏｄ　５ｔａｒｔ　＝バッファの絶対開始アドレス；ｄａｔａ　ａｄｄｒ　＝ バッファ開始アドレスｍｏｄ　５ｔａｒｔに対する選択状態変数の変位： ｗｒｉｔｅ　ａｄｄｒ＝バッファ開始アドレスｍｏｄ　５ｔａｒｔに相対して選 択された書き込みアドレス； ｍｏｄ　ｎｕｍｂ　＝バッファの長さ、任意に選択可能：ｍｏｄ　ｐｏｉｎｔｅ ｒ　＝バッファの現在の折り返しアドレス；ｒｅｌ　ａｄｄｒ　＝バッファ開始 アドレスｍｏｄ　５ｔａｒｔに対する計算アドレス。

ｄｍａｄｄｒ　＝最終絶対メモリ・アドレス。

状態変数に対するアドレスの計算中に、総和ｄａｔａ　ａｄｄｒ　＋ｍａｄ　ｐ ｏｉｎｔｅｒかまず計算される。その後、この総和はｍａｄ　ｎｕｍｂより小さ いか否かが検査される。これがイエスならば、ｒｅｌａｄｄｒは得られた総和に 等しくセットされる。即ち、ｒｅｌ　ａｄｄｒ　＝　ｄａｔａ　ａｄｄｒ　＋　 ｎｏｄ　ｐｏｉｎｔｅｒしかし、この条件が満足されないときは、即ち総和がこ れより大きい、又はｍｏｄ　ｎｕａ＋ｂに等しいときは、ｒｅｌａｄｄｒが ｒｅｌ　ａｄｄｒ＝　ｄａｔａ　ａｄｄｒ　＋　ｍｏｄ　ｐｏｉｎｔｅｒ　−ｍ ｏｄ　ｎｕｍｂにセットされる。

いずれの場合も、バッファ開始アドレスｍａｄ　５ｔａｒｔに対する目的のメモ リ位置が得られる。最後に、得られた結果にｍｏｄ　５ｔａｒｔを加算すること により、絶対データ・メモリ・アドレスｄｍａｄｄｒが得られる。即ち、ｄｍａ ｄｄｒ　＝　ｒｅｌ　ａｄｄｒ　＋　ｍｏｄ　５ｔａｒｔ最初に、ｍｏｄ　ｐａ ｉｎｔｅｒは・ ｍｏｄ　ｐｏｉｎｔｅｒ　＝　ｍｏｄ　ｎｕｍｂ　−１にセットされるので、 ｒｅｌ　ａｄｄｒ　＝　ｄａｔａ　ａｄｄｒ　−１書き込みアドレスは、ｄａｔ ａ　ａｄｄｒをｗｒｉｔｅ　ａｄｄｒにより置換されることを除き、同様にして 計算される。

ＦＩＬＴＥＲ０１ＦＩＬＴＥＲ１及びＦ　Ｔ　ＬＴＥＲ２の計算は次のようにし て実行される。

１）人力信号は位置ｘ　（ｎ）に書き込まれる。

２）　ＦＩＬＴＥＲＯは以下のようにして計算される。

第１のｄａｔａ　ａｄｄｒは、ｆｉｌｔｅｒ−ａｄｄｒ　（０）　＋　１ｎｄｅ ｘにセットされる。ただし、１ｎｄｅｘ　＝　３゜ｘ（ｎ−３）に対するアドレ スは、ｄａｔａ　ａｄｄｒ用のこの値を用い、以上に従って計算される。ｘ（ｎ −３）は、係数ａ、により指示され、かつ乗算されるメモリ・セルからフェッチ される。

その後、インデックス、従ってｄａｔａ　ａｄｄｒも１により減少する。ｘ（ｎ −２）はフェッチされ、かつａ２により乗算される。その積は前に得られた積に 加算される。対応する方法において、インデックスは０まで逓減され、従ってＦ ＩＬＴＥＲＯにおける全ての変数は１つずつフェッチされ、対応する係数により 乗算され、加算される。その後、ＦＩＬＴＥＲＯが計算された。

３）　ＦＩＬＴＥＲ１は次のようにして計算される。

第１に、再帰的な左部分がｄａｔａ　ａｄｄｒをｆ　ｉ　ｌ　ｔｅｒ　−ａｄｄ ｒ（１）　＋　１ｎｄｅｘにセットすることにより計算される。ただし、１ｎｄ ｅｘ　＝　２である。これにより、Ｙ（ｎ−２）はす、を指示し、かつ乗算され る。その後に、１ｎｄｅｘ　、従ってｄａｔａ　ａｄｄｒもｌだけ減少される。

得られた積はＦＩＬＴＥＲＯにより得られた結果に加算される。対応した方法に より、係数ｂ＋により乗算されたＹ（ｎ−１）は更に前に得られた結果に加算さ れる。次のインテ・ソクスの減算により位置ｘ　（ｎ−３）　／Ｙ　（ｎ）のア ドレスが得られる。ここで、得られた結果Ｙ　（ｎ）はこのメモリ位置における 前の状態変数ｘ（ｎ−３）に重ね書きされる。以上、ＦＩＬＴＥＲ１のトランス バーサル書き込み部分を計算するために、必要とする全ての状態変数Ｙ　（ｎ） 　、Ｙ　（ｎ−１）及びＹ（ｎ−２）が利用可能となる。この計算はＦＩＬＴＥ ＲＯの計算と同様の方法により行なわれる。相違は、第１のステップにおいてｄ ａｔａ　ａｄｄｒを計算するために、ｆｉｔｅｒ−ａｄｄｒ　（１）及び１ｎｄ ｅｘ　＝　２を用いることである。

４）　ＦＩＬＴＥＲ２はＦＩＬＴＥＲｌの再帰部分と同一方法により計算される 。相違は、ｆ　ｉ　ｌ　ｔｅｒ　−ａｄｄｒ（２）をｄａｔａ　ａｄｄｒの計算 のために用い、ｄｉ、ｄ２を係数として用いることである。初期ステップにおい て、インデックスは２に等しくセットされる。インデックスが値Ｏに達したとき は、結果Ｗ（ｎ）が値Ｙ（ｎ−２）に重ね書きされる。

これら全ての計算は、第４図（ａ）に示す段階で実行される。第４図（ｂ）への 遷移において、ｍａｄ　ｐａｉｎｔｅｒを１により減少させ、かつｎを１により 増加させるので、Ｘ（ｎ）はｘ（ｎ−１）と呼ばれ、以下同様となる。次の入力 信号値はｘ　（ｎ）により表わされている位置に書き込まれ、その後、前記の計 算サイクルを反復する。

このようにして、第４図（ａ）〜（ｈ）のそれぞれについてｍａｄ　ｐａｉｎｔ ｅｒがＩ単位だけ逓減される。第４図（ｈ）においてフィルタを計算し、ｍｏｄ 　ｐｏｉｎｔｅｒを更新するときは、第４図（ａ）に示す位置に対する折り返し が実行され、その後に全処理手順が反復される。

以上から、バッファのメモリ領域を非常に効率的に用いていることが明らかであ る。特に、バッファをモジュロｎによりアドレス指定することができる。ただし 、ｎは任意の正の整数である。この方法は、多くの短いフィルタを実現するとき に特に効果的なことが証明された。

以下、第５図〜第７図を参照してアドレス・プロセッサの好ましい実施例を説明 しよう。

第５図によると、アドレス・プロセッサを論理的に異なる３つの部分に分割する ことができる。第１の上の部分ではバッファ定数を格納する。第２の中央の部分 ではアドレス計算を実行する。最後の第３の下の部分では適当な時点でメモリを アクセスするアドレスを格納する。

各サンプリング周波数について、ｓａｍｐｌ　ｒａｔｅ・ポインタ、ｍｏｄ　ｐ ｏｉｎｔｅｒを格納する。好ましい実施例において、アドレス・プロセッサはレ ジスタ・セットＳを備えており、これらには各サンプリング周波数に一つずつ、 従って各バッファ用に、ｍｏｄ　ｐｏｉｎｔｅｒの異なる４値を格納する４つの レジスタを含む。好ましい実施例において、これらのレジスタは５ビツト長を育 する。例えば半引き算器を有する減算回路ＤＣは、選択したポインタを減少させ 、これを前述に従った使用後に、対応するレジスタに格納する。ポインタが値０ に到達すると、即ちバッファの折り返しが適当なときは、このレジスタに定数が ロードされる。この定数はレジスタの入力にハード・ワイヤにより結線されるも のでもよい。定数の値はｍｏｄ　ｎｕｍｂ　−１である。ただし、ｍｏｄ　ｎｕ ｍｂ　−１はバッファの長さである。ｍｏｄ　ｐａｉｎｔｅｒの減算は、信号ｄ ｅｃ　ｍｏｄ　ｃｏｕｎｔがハイのときに実行される。選択されたポインタは、 減算される前に、又は計算セクションにロードされる前に、レジスタｍａｄ　ｒ ｅｇにロードされる。メモリにおいてバッファの大きさの定数及びバッファ位置 も、レジスタの入力にハード・ワイヤにより結線される。信号ｓａｍｐｔ　ｒａ ｔｅは一定のサンプリング周波数に対応する定数を選択して異なるレジスタに格 納する。好ましい実施例において、各レジスタは、各サンプリング周波数に一つ ずつで、４つの人力ＤＩ−０４を有する。バッファの大きさ定数ｍａｄｎｕｍｂ は、２の補数値として、即ち−ｍａｄ　ｎｕｍｂとしてロードされる。この定数 は５ビツト長でレジスタｍｏｄ　ｎｕｍｂｒｅｇにロードされる。メモリにおい てバッファ位置の定数は、［ｌｌ０ｄ　５ｔａｒｔとして６ビツトのワード長を 有するレジスタｍｏａ−ｓｔａ　ｒｅｇ　にロードされる。

計算セクションは、６ビツト長を存するＡ−ｒｅｇ及び５ビツト長を有するＢ− ｒｅｇの２つのレジスタと、６ビツトの加算器、例えばいわゆるキャリー・ブー ト加算器とを備えている。ただし、加算器の最上位ビットは半加算器のセルであ る。

アドレス計算の部分は、読み出し処理を実行するのか、又は書き込み処理を実行 するのか従い、ｄａｔａ　ａｄｄｒ又はｗｒｉｔｅ　ａｄｄｒ　をＢ　ｒｅｇに ロードすることにより開始する。

Ａ　ｒｅｇは、人力Ｄ２にｍａｄ　ｒｅｇからの１ｌｌＯｄ　ｐＱｊｌｌｔｅｒ をロードする、又は入力ＤＩに０をロードしている。レジスタＡ　ｒｅｇのロー ドは、選択したアドレス指定モード、即ちモジュロ・アドレス指定又は絶対アド レス指定に従い、モジュロ不活性化信号により制御される。

絶対アドレス・モード（ｍａｄ　ｄｉｓはハイである。）では、０がレジスタＡ 　ｒｅｇにロードされるので、入力アドレス、データ・アドレス、又は書き込み アドレスがＯに加算される。これは、計算単位を絶対アドレス指定に関してトラ ンスペアレントなものにする。

モジュロ・モードでは、Ａ　ｒｅｇにロードされたモード・ポインタがＢ　ｒｅ ｇにロードされたアドレス、即ちｄａｔａａｄｄｒ又はＷｒｉｔｅ　ａｄｄｒに 加算される。その結果はレジスタＢ　ｒｅｇの入力Ｄ３にフィードバックされる 。

レジスタｍｏｄ　ｎｕｍｂ　ｒｅｇに格納されている２の補数値、即ち−ｒｎｏ ｄ　ｎｕｔｎｂは、レジスタＡ　ｒｅｇに転送され、Ｂ　ｒｅｇの内容と加算さ れる。その結果が負でないときは、この結果がＢ　ｒｅｇに格納される。その結 果が負であれば、古い値が次の処理に備えてレジスタＢ　ｒｅｇに格納される。

レジスタｍｏｄ　ｎｕｍｂ　ｒｅｇには、ｍｏｄ　ｎｕｍｂの２の補数、即ち− ｍｏｄ　ｎｕｍｂがロードされており、編集の結果の符号を前記結果の最上位ビ ットから読み出すことができるので、この試験処理手順を容易なものにする。線 ＋／−上の当該ビットは、信号ＣＨ３５Ｔ及び第７図のＩＸＺと共に、レジスタ Ｂ　ｒ＋４のロードを制御している。

次のステップにおいてレジスタｍｏｄ−５ｔａ　ｒｅｇからレジスタＡ　ｒｅｇ へ転送された定数ｍｏｄ　５ｔａｒｔは、レジスタＢｒｅｇの内容に加算され、 その結果は読み出し処理用にレジスタＲＥＧ又は書き込み処理用にレジスタＷＲ ＥＧに格納される。この結果は読み出し又は書き込み用の最終メモリ・アドレス である。

絶対アドレス指定を使用する係数を読み出すために、係数アドレスｃｏｅ　ａｄ ｄｒはレジスタＣＡＲＥＧに直接供給される。

アドレスの格納及びメモリのアクセスのための備えられているアドレス・プロセ ッサの底部は、５つの６ビツト・レジスタを備えている。レジスタＲＲＥＧ及び ＷＲＥＧは、既に説明したが、入力ＤＩのみを存する。レジスタＤＡＲＥＧ及び ＣＡＲＥＧはデータ・メモリ・バスＤＭＡＤＤＲＳＳＴ及び係数メモリ・データ ・バスＣＭＡＤＤＲＳＳＴにそれぞれ接続されている。第５のレジスタＦＢＲＥ Ｇはサイクリック形式で読み出しアドレス及び書き込みアドレスを格納する。こ れらのアドレスは、出力バスＣＭＡＤＤＲ３ＳＴ及びＤ’ＭＡＤＤＲＳＳＴから 対応する入力Ｄ１及びＤ２にそれぞれフィードバックされる。このフィードバッ ク動作は第７図のＰＤＭＷＳＳＴ及びＰＣＭＷＳＳＴにより制御される。

フィードバック・アドレス指定機構は、アドレス・プロセッサが交互に書き込み アドレス及び読み出しアドレスを与えるときにのみ用いられる。これは、フィル タ計算を完了し、その結果が次のフィルタ用に新しいフィルタ計算を開始すると 同時にメモリ・セルに書き込まれ、この計算のためにメモリからデータが読み出 されるときに発生する。書き込みはＣＨＳＳＴが偶数であるときに実行され、読 み出しはＣＨ３５Ｔが奇数であるときに実行される。第６図を参照すべきである （第６図及び第７図においてＲは読み出しを示し、Ｗは書き込みを示す。

）。

本発明の好ましい実施例において、８つのチャネルはサイクリックな読み出し／ 書き込み処理により処理される。２つのチャネルは同時に処理されるので、最後 の読み出し／書き込み処理はサイクル６及び７において実行される。

本発明によるアドレス・プロセッサの好ましい実施例の動作を更に詳細に説明す るために、アドレス・プロセッサに関する以下の信号定義と、テキサスインスツ ルメンツからのシミュレーション言語ＲＴＬによるアドレス・プロセッサの以下 のシミュレーションとを参照すべきである。

アじ一リスー１１９女−４ブｐための信号定義アドレス　プロセッサに・　碍 “Ｓ３１”で終わる信号及び変数は、値力妊スレーブ」クロンク位組上で「安定 」であり　かつ「真」の状態にある。

バス８ｃＡｓｘｔ：　＃チャネル選択。

信号Ｅ山ｓ１．＃インデンクスＯ及びｃｈｓｓｌをゲートさせる。　ＩＸＸは、 ａ後の信号１ｚ５ｘｙｔ；　サンプルがメモリから読み出されると、ハイ・レベ ルとなる、ｋＡ号１ｚ７ｘｓｔ； 信号ｐｄＩｗｓｓＩ：　＃データ・メモリｌＦき込みの準備信号ｐｄ１ｗｏｌ； 　＃係数メモリ書き込みの準備データ及び係数書き込みアドレスを出力レジスタ ＤＡＲＥＧ、　ＣＡＲＥＧ及びＦＢＲＥＧにロードするのを制御する。

信号ＣＶＳＳＴ、　＃係数書き込みモード。

アドレス　プロセッサを絶対アドレス計算モードにセクトする。係数メモリ用の 書き込みアドレスの旧算は、この信号がハイ・レベルに移行すると開始する。

“ａｐｅｓｓｔ”は制御ユニットから来る命令ワードの一部を形成する。

バス２３　ａｐｃｇｓｔ；　＃アドレス　プロセッサ制御。

ｃｏｅ　１ｄｄｒ　□　ｔｐｃｘｓｔ［５：０１；　＃６ビフトの係数アドレス 。

ｄａｆｔ　ａｄｄｒ　＝　ａｐｃｓｓｔ　（１０：６１　；　＃５ビットのデー タ・アドレス。

ｖｒｉｌｅ　＊ｄｄｒ　＝＊ｐｃｓｓｌ［１５：Ｉｌｌ；　＃５ビフトの書き込 みアドレス。

データ及び書き込みアドレスは、インデックス・カウンタを減算する度に１だけ 小さくされる。インデックス・カウンタには、フィルタ長の「タップ数」がロー ドされる。これは制御ユニットにより全て実行される。

ｄｅｃ　ｎｏｄ　ｃｏｕｎｔ＝ａｐｃｓｓｊ　［１６］　；　＠　１ビツトモジ ユロ・カウンタを減少させるための制御信号。

ｍｏｄ　ｅｏ　ｒ　＝ａｐｃｓｓｔ　［ｔ７］　；　＃１ビットモジュロ・アド レス計算をエネーブルする。読み出しモード。

ｕｎｐｌ（ｔａｔｅ　ｒ　：ａｐｃｇｓｔ［１９：１８］；　＃２ビット循環バ フファを選択する。読み出しモード。

ｎｏｄ　ｅｎ　ｖ　＝ａｐｃａｓｔ　［２０］　；　＃１ビットモジュロ・アド レス計算をエネーブルする。書き込みモード。

ｇａｉｐｌ（ｒａｔｅ　ｗ　＝ａｐｃｓｓＩ［２２：川；＄２ｂｉｔ　循環バッ ファを選択する。書き込みモード。

クロック及び試験信号。

信４！ｆ１ｓｔ；　＃ローカル・スレーブクロック真。

信号　ｌｉｔ；　＃ローカル・マスタクロック真。

信号　１１ｔ；　＃ローカル試験クロック。

信Ｊｉ＋Ｉｇｓｒｌｌｔｔ；　＃グローバル・スキャン・チェーン用のローカル 試験クロック。

信’ｉｉｔ　Ｉｓｃａｎｉｇｓｔ；　＃試験スキャン・ローカル入力。

信号　ｇｓｃａｎｉｘｓｌ；　ｌ試験スキャン・グローバル入力。

信号　１１Ｃ１１０Ｓ＄１；　ｌ試験スキャン　ローカル出力。

１Ｆｔ　ｇ＋ｃｕｏｏｌ；　ｌ試験スキャン・グローバル出力。

アドレス・プロセッサからの出力信号 バス６　ｄｍａｄｄｔｘｓｌ；　＃データ・メモＩルアドレス。

バス６Ｃ■ａａｄｒｓｓｔ；　井係数メモ１月アドレス。

ローカル可変数 ＲＥＧ　６　ｄ　ａ　ｒｅｇ；　＃データ・アドレス・レジスタＤＡＲＥＧ。

ＲＥＧ　６　ｃ　ａ　ｒｅに　＃係数アドレス・レジスタＣＡＲＥＧ。

ＲＩＧ　５　ｖ　ｄｅｌ　ｒｅｇ　ｍ；　ｌ書き込み遅延レジスタ・マスタＶＲ ＥＧ。

ＲＥＧ　６　ｖ　ｄｅｌ　ｒｅｇ　ｓ；　ｌ書き込み遅延レジスタ・スレーブ。

ＲＥＧ　６　ｒ　ｄｅｌ　ｒｅｇ　ｍ；　＃読み出し遅延レジスタ・マスタＰＲ ＥＧ。

ＲＥＧ　６　「ｄｅｌ　ｒｅｇ　ｓ；　＃読み出し遅延レジスタ・スレーブ。

ＲＥＧ　６　ｆｅｅｄｂａｃｋ　ｔｅｇ　ｍ；　＃フィードバック・レジスタ・ マスタＦＢＲＥＧ。

ＲＥＧ　６　ｆｅｅｄｂａｃｋ　ｒｅｇ　ｓ：　＃フィードバック・レジスタ・ スレーブ。

ＲＥＧ　６　ａ　＋ｅｇ；　＃加算器に対する入力レジスタ。

ＲＥＧ　６　ｂ　ｒｅｇ；　＃力帥１掃に対する入力レジスタ。

ＲＥＧ　５　ｍａｄ　ｒＨｍ；　＃モジュロ・ポインタ　レジスタ・マスタ。

ＲＥＧ　５　ｍａｄ　ｒｅｇ　ｓ；　＠モジュロポインタレジスタスレーブ。

ＲＥＧ　６　ｓｏｄ　ｎｕｍｂ　ｒｅ（ｍ；　＃モジュロ数レジスタ・マスク。

ＲＥＧ　６　ｍａｄ　＋＋ｒｎｂ　ｔｅｇ　ｓ；　＃モジュロ数レジスタ・スレ ーブ。

ＲＥＧ　６　ａｄ　５ｔａｒｔ　ｔＢ　ｍ；　＃モジュロ開始レジスタ・マスク 。

ＲＥＧ　６　ｎｏｄ　５ｊａｒｌ　ｒｅｇｓ；　＠モジュロ開始レジスタ・スレ ーブ。

チャネル選択時間スロット７によりゲートされたインデックス０゜ＦＦ　ｉｗ７ 　ｄｅｌｌ　ｍ；　＃インデックス０遅延フリフブ・フロップ・マスタ。

ＦＦ　ｉｘ７　ｄｅｌｌ；　＃インデックス０遅延フリフプ・フロップ・スレー ブ。

ＦＦ　ｉｘ７　ｄｅｌ２　ｍ；　＃インデックス０遅延フリフブ・フロップ・マ スク。

ＦＦ　ｉｃ７　ｄｅｌ２；　＃インデックス０遅延フリフブ・フロップ・スレー ブ。

ＲＥＧ　５　ｍａｄ　ａ　ｒＢ　１１＋４）　；＃モジュロ・ポインタ・レジス タ・スタック・マスタ（ｎｏｄ　ｎｕｌｌｂ−１］。

ＲＥＧ　５　ｍａｄ　ａ　ｒｅｇ　５（４１；＃モジュロ・ポインタルジスタ・ スタック・スレーブ。

ＲＥＧ　６　ｓｕｎ；　＃加算器からの出力バス。

信４ｆ　ｍａｄ　ｄｉｓ；　＃モジュロ・ディセーブル、真のとき＋ｍアドレス 指定。

バス２ｓａｍｐｌａ　ｒａｔｅ；　＠サンプリング速度、サンプリング周波数に 従ったサンプリング・バッファに従い、循環バッファを選択する。

ＲＯＭ　５　ｍａｄ　ｎｕｂ（４１＃４．　５ビツトのモジュロ数定数（−ａｄ 　ｎｕｍｂ）。

ＲＯＭ　６　ｍａｄ　５ｔａｒｔ（４）　＃４．６ビツトのモジュロ開始定数４ ＲＴＬにおけるアドレス・プロセッサのシミュレーシ筺ンブロックａｄｄｒｐ＋ （ 大力バス８　ｃｈｓｓｔ；　＠チャネル選択入力信号　１ｘｌｓｓｌ；　＠イン デックスＯ入力信Ｊｉ！ｆｉｘ６ｏｔ： 入力信号　１山３１； 入力信号　ｐｄｍｖ＋ｓｌ；　＃データ・メモリ書き込みの準備人力信号　ｐｃ ｍｗｏ！；　＃係数メモリ書き込みの準備入力信号　ｃｖｓｓｌ；　＃係数書き 込み入力バス２３ａｐｃｏｊ；　＃プロセッサ制御のアドレス指定ａｃｅ　ａｄ ｄｒ　＝ａｐｃｏｊ［５：０１；　＃６ビフトの係数ｄｍｊａａｄｄｒ　＝ａｐ ｃｓｘｊ［ｌＯ：６１；　＄５ビットのデータ・アドレスｗｒｉｔｅ　１ｄｄｒ 　＝ａｐｃｓｓｔ［Ｉ５：ｌｌ］；　＠５ビットの書き込みアドレスｄｅｃ　ｍ ｏｄ　ｃｏｕｎｔ＝ａｐａｘ印６］：　＃１ビットの創部符号ｎｏｄ　ｅｎ　ｒ 　＝ａｐｃｓｓｊ［１７］；　＃１ビットのエネー二“ル読み出し５ａＩｌｐｌ ｅ　「ａｌｅ　ｒ＝ａｐｃｓｓｆ［１９：１８１；　＃２ビットのエネーブル選 択読み出しｓ＋ｏｄａｎｗ　＝ａｐｃｓｓｔ［２［１ｉ；　９１ビツトのエネー ブル書き込みｓａｍｐｌ！ｒａｒｅ　ｖ　＝ａｐｃｓｓｔ　［２２：２［１：　 井２ビットの選択書き込み入力価ｑ　＋ｓｒ：　＃スレーブ・クロック入力信号 　１ｍｊ　；　＠マスタ・クロック入力信号　Ｉｆｆ；　＃試験クロック・ロー カル入力信号　１ｇｏｌｌｔｆ；　＃試験クロック・グローバル入力信号　１ｓ ｃａｎｉｓｓｔ；　ｌ試験スキャン・ローカル入力人力信号　ｇｓｃａｎｉｓｓ ｔ；　＃試験スキｔン・グローノ＜１し人力出力信号　１ｓｃａｎｏｓｓｌ；　 ｌ試験スキャン・ローカＪし出力出力信号　ｇｓｃａｎｏｓｇｔ；　ｌ試験スキ ャン・グロー）（ル出力出力ハス６　ｄｎａｄｄｒｓｓｔ；　＃データ・メモリ ・アドレス出力バス６　ｃｍａｄｄｒｇｓｔ；）　＃係数メモリ・アドレスロー カルＲＥＧ　６　ｄ　ａ　ｒｅｇ；　＃データ・アドレス・レジスタローカルＲ ＥＧ　６　ｃ　ａ　ｒａｇ；　＃係数アドレス・レジスタローカルＲＥＧ　８　 Ｗ　ｄｅｌ　「Ｂ　ｍ；　＠書き込み遅延レジスタ・マスクローカルＲＩＧ　６ 　ｗ　ｄｅｌ　ｒｅｇ　ｓ；　＠書き込み遅延レジスタ・スレーブローカルＲＥ Ｇ　６　ｒ　ｄｅｌ　ｒｅｇ　ｍ；　＃読み出し遅延レジスタ・マスクローカル ＲＥＧ　６　ｒ　ｄｅｌ　ｒａｇ　ｓ；　＃読み出し遅延レジスタ・スレーブロ ーカルＲＥＧ　６　ｆｅｅｄｂａｃｋ　ｔｅｇ■；　＃フィードバック・レジス タ・マスクローカルＲＥＧ　６　ｆｅｅｄｂａｃｋ　ｒｅｇ　ｓ；　＃フィード バック・レジスタ・スレーブローカルＲＥＧ　６　ａ　ｒｅｇ；　＃人カレジス タ加算器ローカルＲＥＧ　６　ｂ　ｒａｇ；　＃入カレジスタ加算器ローカルＲ ＥＧ　５　Ｉａｄ　ｒｅｇ　ｍ；　＃モジュロ・レジスタ・マスクローカルＲＥ Ｇ　５　Ｉａｄ　ｒｅｇ　ｓ；　＃モジュロ・レジスタ・スレーブローカルＲＥ Ｇ　６　ｍａｄ　ｎｕｍｂ　ｒａｇ　ｍ；　＃モジュロ数レジスタ・マスクロー カルＲＥＧ　ａ　＠ｏｄ　ｎｕｍｂ　ｒＨｓ；　＠モジュロ数レジスタ・スレー ブローカルＲＥＧ　６　ａ＋ｏｄ山ｒｆｒａＢ；＄モジュロ開始レジスタ　マス タローカルＲＥＧ　６　ｍａｄ　ｓｔ＠ｒｔ　ｒｅｇ　ｓ；　＃モジュロ開始レ ジスタ　スレーブローカルＦＦ　ｉｒ７　ｄｅｌｌ　ｉ；　＃インデックス０遅 延フリンブ・フロップ＃　マスタ ローカルＦＦ　ｉｒ７　ｄｅｌｌ　：　＃インデックス０遅延フリフブ・フロッ プ＃・スレーブ ローカルＦＦ　ｌ！７　ｄａｌ２　ｍ　；　＃インデックス０遅延フリツプ　フ ロップ＃・マスク ローカルＦＦ　ｉｘ７　ｄａｌ２　；　＃インデックス０遅延フリップ　フロッ プ＃・スレーブ ローカルＲＥＧ　５　ｍａｄ　＊　＋Ｂ　ｍｆ４１　；　＃モジュロ・レジスタ ・スタック　マスタローカルＲＥＧ　Ｓ■ｏｄ　＊　ｒｅｇ　＋（４１；　＃モ ジュロ・レジスタ・スタック・スレー＃ブ ローカルＲＥＧ　６　ｓｉｎ；　＠出力レジスタ加算器ローカル信号ｃｏｄ　ｄ ｉｇ；　＃モジュロ・ディセーブルローカル　パス２　ｇａｍｐｌｅ　ｒａｔｅ ；　＠サンプリング速度ＲＯＭ５ｍｏｄ　ｕｍｂｆ４１；　モジュロ番号の定設 ＲＯＭ５ｍｏｄ　ｇｊａｒｊ（４１：　％シｘロ’Ｒｆ３ｉｔｔｌ＃　−−−− −−−−−−−−−−−−−−−−＝−−−−−−−−−−働き ＃循環パンフッ定数、　サンプリング周波数＃−−−−−−−一−−−−−−− −−−一−−−−−−−−−−−１Ｉｌｏｄ　ｔａＩｌｋ（０１：　＝１５：　 ＃３２１ｆＴｏ、バッファの大きさｓｏｄ　ｕｍｂ（１１：　＝Ｉ６；　＃ｌ６ ＫＨ！ｎｏｄ　ｕｅｂ（２１：　＝Ｊ　＠　８ＫＨ！ｍｏｄ　ｎｕｍｂ（３）ニ ー５；　＃　５００　Ｈｚ＃　■冒冨−雪露−禦−ｓｗ冨電諺ｍｌ冒−１Ｉ霞暉 ｌ電電−婁５ｍｍｍｍ５−■−轄−ｗｒｍｗｍｍ−霞胃箇諺一謬一一一田−−− ＃真のときは、絶対アドレス指定モード＃　−ｓｌ舅−厘胃一■履電雪−−■謬 −鮪−虐１露−−１酋−一冒−ｇ−−−纏諺諷璽画１踵胃暉−威■１零−謹諺禽 繍婁−鼎＃會☆會會モジュロ・カウンタ☆☆肴會＃「インデックス＃ゼロｆＪタ イム・スロットにおけるｒモジュロ＃カウンタ」を減算す ＃　−−−−−−−−−−−−−−−−−−＝−−−−−−−−−−−−−−− −−−−−−”−−−−−−−−−−−−−−ｍａｄ−ａ−ｒａｇ−ａ＋（ｇａ ｍｐｌｓ−ｒａｔｓ＋）　：ｗ　ｎｏｄ−ｒａｇ　ｓ　−１；ＮＤ ＃　冨票麿讃１−ｗ誼禦ｓａｇ厘鯛―露膳奪霞■雪露菖権−一富亀霧踵一璽■冒 嘗厘讃Ｗ冒−諺−ｗｓ−ｍｍｍ−冒禦−■寓露工ＦＬｍｔ　＃マスタ・クロック 位相 ＃スタックからモジュロ・レジスタをロードするｍａｄ−ｒｅｇ　ｒｎ：雪ｍｏ ｄ−ａ　ｒｅｇ−ｓ（ｓａｍｐｌｅ−ｒａｔｅｌ；ＸＦ　（ｃｈｓｓｔ（２］　 ＋　ｃｈｓｓｔ［５］）＃バッファの大きさをロードする 一−ｎｕｍｂ−ｒｅｇ−ｍ　＝−（−Ｉ！Ｋ）ｄ−ｎｕｎ由（ｓａｍｐｌｅ　ｒ ａｔｅ））；＃バッファ開始アドレスをロードする ＃Ａ及びＢレジスタにデータをロードする＃−−−−−−−−−−−−−−−− −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− −ａ−ｒｅｇ　：ｗ　Ｓ阻且ズ （ｃｈｓｓｔ［５］＋ｃｈｓｓｔ［Ｏ］　）責−ｎｏｄ−ｄｉｇ　：　ｍａｄ− ｓｔａｒｔ　ｒｅｇ−ｓ：（ｃｈｓ！ｔ（４］＋ｃｈｓＳｔｔ７］　）★−ｎｏ ｄ−ｄｉｓ　：　！ＩＩｏｄ　ｎｕｃｎｂ　ｒｅｇ　ｓ：ｃｈａｓｒｔ［３］　 ：　ｄａｔａ−ａｄｄｒ；１ｚ６ｇｓｔ　：　ｗｒｉｔｅ　ａｄｄｒ；−５ｕｘ Ｉ［５］”（ｃｈｓｓｔ［４］＋ｃｈｓｇｔ［５］＋ｉｚ７ｓｇｔ＋ｉｚ７　ｄ ｅｌｌ）　：　ｓｕｏ＋；ＥＬＳＥ　Ｘｂ　ｒ■　＃レジスタＢに古いデータを 保持する）； 工Ｆ　ｃｈｓｓｔ［６］ ＃−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− −−−−−＝−−＝＝−＃　傘掌傘零係数アドレスＣＡＲＥＧをロードする本零 零零ｃ−ａ　ｒａｇ　ニー　ＳＥＬＥＣＴ ｉｚ７ｓｇｔ＊ｐｃｍｗｇｇｔ　：　ｗ−ｄａｌ−ｒａｇ−ｓ；　＃　ＷＲＥＧ ｃｈｓｓｔ［ｏ］　：　Ｃｏｏ−ａｄｄｒ；　ｌｔ外部アドレス−１ｚ７ｓｓｔ ”−ｃｈｓｓｔ［ｏ］☆ｐｃｍｗｇｓｔ　＝　ｆｅｅｄｂａｃｋ　ｒｅｇ　ｓ　 ；ＥＬＳＥ　Ｘｃ−ａ　ｒａｇ ＃−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− −−一−−−−−−−−＝＝−＃本零ネ＄データ・アドレス口ＡＲＩＩ：Ｇをロ ードする零零零ｔｄ　ａ−ｒ＠ｇ　：ｗＳｌ：ＬＥＣ？ ｉｚ７ｓｓｔ＊ｐｄｍｗｓｉｓｔ　：　ｗ　ｄｅｌ−ｒｅｇ−ｓ；　４１　ＷＲ ＥＧｃｈｇｓｔ［ｏ］　＝　ｒ−ｄｅｌ−ｒｅｇ−ｓ；　１４　ＲＲＥＧ−１ｚ ７ｓｓｔ★−ｃｈｓｓｔ［ｏ］＊ｐｄｍｗｓｇｔ　：　ｆｅｅｄｂａｃｋ−ｒａ ｇ　ｓ；ＥＬＳＥ＼ｄ　ａ　ｒ＠ｇ ）； ＃　−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− −−−−−−−−−−−−−−−−−−−参零零零零フイードバックしたアドレ スＦＢＲＥＧをロードする零零零零）； ＥＮＤ　＠　１ｍｔ 壽　謹−１ｌ鴛曽−一冒ｌ細舗ｌｌｓ璽ｉにｅ−蓼麿ｕ１一段皺譚１層卿扉卿− ■−麟奪胃−−−−亀謀肯■陶−鍮一露畠−−自＃マスタからスレーブへの転送 ｇｗ　：ｍ　ａ−ｒａｇ　＋　ｂ−ｒａｇ；　参計算１ｚ７−ｄａ１２　：＊　 １ｚ７−ｄ＠１２−ｍ；本発明の詳細な説明した実施例に限定されず、また当該 技術分野に習熟する者によって多くの変形が実施可能なものであることが理解さ れる。例えば、代わりに最終のサンプルＸ　（ｎ）を付加的なレジスタに格納す るのであれば、バッファの長さがバッファに収容されているフィルタにおける遅 延要素数の総和となるように、バッファの長さを１だけ減少させることができる 。更に、チャネルの番号、各チャネルにおけるバッファの数、異なるレジスタ用 のワード長、及び異なるレジスタに定数をロードする方法は、以下の請求の範囲 に記載した本発明の構成から逸脱することなく、変更され得る。

Ｆｉｇ、ｌ Ｆｉｇ、２ 要　約　書 本発明は信号プロセッサ用アドレス・プロセッサに関する。このアドレス・プロ セッサは、ディジタル・フィルタの状態変数を格納する少な（とも一つの循環バ ッファを含む読み出し／書き込みメモリにおけるアドレス計算のための手段を備 えている。前記手段は、前記バッファの絶対開始アドレスに相対して各循環バッ ファ用の現在の折り返しアドレスを格納する一組（Ｓ）のレジスタを備えている 。更に、（１）現在の折り返しアドレスを対応するバッファ開始アドレスに相対 して選択された状態変数の変位（ｄａｔａ　ａｄｄｒ　、　ｗｒｉｔｅ　ａｄｄ ｒ）に加算し、（２）前記総和が当該バッファの長さを超える又は等しいときは 、（１）において得られた総和を前記対応するバッファの長さくｍｏｄ　ｎｕｍ ｂ）により減算し、かつ（３）前記バッファ開始アドレスを（２）において得ら れた結果に加算して前記選択された状態変数の絶対アドレスを得るための計算ユ ニット（＋）を備えている。

国際調査報告

Claims (1)

1. 【特許請求の範囲】 １．信号プロセッサ用アドレス・プロセッサにおいて、ディジタル・フィルタの 状態変数（Ｘ（ｎ）、Ｘ（ｎ−１）、…；Ｙ（ｎ）、…；Ｗ（ｎ）、Ｗ（ｎ−１ ）、…）を格納する少なくとも一つの循環バッファを含む読み出し／書き込みメ モリにおけるアドレス計算のための手段により特徴付けられ、少なくとも一つの バッファは少なくとも２つのディジタル・フィルタ用の状態変数を含み、前記バ ッファにおける前記各ディジタル・フィルタは同一サンプリング周波数（ｓａｍ ｐｌｅｒａｔｅ）に対応し、前記バッファの長さ（ｍｏｄｎｕｍｂ）はそのバッ ファに対応する前記ディジタル・フィルタにおける遅延要素の総和に依存するも のであって、前記手段は、（ａ）前記バッファの絶対開始アドレス（ｍｏｄｓｔ ａｒｔ）に相対する各循環バッファ用の現在の折り返しアドレス（ｍｏｄｐｏｉ ｎｔｅｒ）を格納する一組（Ｓ）のレジスタと、（ｂ） （１）現在の折り返しアドレスを対応するバッファ開始アドレス（ｍｏｄｓｔａ ｒｔ）に相対して選択された状態変数（Ｘ（ｎ）、Ｘ（ｎ−１）、…；Ｙ（ｎ） 、…；Ｗ（ｎ）、Ｗ（ｎ−１）、…）の変位（ｄａｔａａｄｄｒ、ｗｒｉｔｅａ ｄｄｒ）に加算するステップ、（２）前記総和が当該バッファの長さを超えてい る又は等しいときは、ステップ（１）において得られた総和（ｄａｔａａｄｄｒ ＋ｍｏｄｐｏｊｎｔｅｒ、ｗｒｉｔｅａｄｄｒ＋ｍｏｄｐｏｉｎｔｅｒ）を前記 対応するバッファの長さ（ｍｏｄｎｕｍｂ）により減算するステップ、及び （３）前記バッファ開始アドレス（ｍｏｄｓｔａｒｔ）をステップ（２）におい て得られた結果に加算して前記選択された状態変数の絶対アドレスを得るステッ プを実行する計算ユニット（＋）と を備えていることにより特徴付けられた信号プロセッサようのアドレス・プロセ ッサ。 ２．前記バッファの長さ（ｍｏｄｎｕｍｂ）はそれぞれのバッファ＋１に対応す る前記ディジタル・フィルタにおける遅延要素の数の総和により形成されている ことにより特徴付けられた請求項１記載の信号プロセッサ用アドレス・プロセッ サ。 ３．前記計算ユニット（＋）は加算器により形成され、ステップ（２）において 可能とする減算は前記バッファの長さ（−ｍｏｄｎｕｍｂ）の２の補数を前記ス テップ（１）における前記総和に加算することにより実行されることにより特徴 付けられた請求項１又は２記載の信号プロセッサ用アドレス・プロセッサ。 ４．前記現在の折り返しアドレス（ｍｏｄｐｏｉｎｔｅｒ）、前記バッファの長 さの２の補数（−ｍｏｄｎｕｍｂ）及びバッファ開始アドレス（ｍｏｄｓｔａｒ ｔ）を互いに逐次的に格納する第１のレジスタ（Ａｒｅｇ）により特徴付けられ た請求項３記載の信号プロセッサ用アドレス・プロセッサ。 ５．対応するバッファ開始（ｍｏｄｓｔａｒｔ）、ステップ（１）において得ら れた前記総和、及びステップ（２）において多分得られる前記結果に相対して、 互いに逐次的に前記選択された状態変数（Ｘ（ｎ）、Ｘ（ｎ−１）、Ｙ（ｎ）、 …；Ｗ（ｎ）、Ｗ（ｎ−１）、…）の変位（ｄａｔａａｄｄｒ、ｗｒｉｔｅａｄ ｄｒ）を格納する第２のレジスタ（Ｂｒｅｇ）により特徴付けられた請求項４記 載の信号プロセッサ用アドレス・プロセッサ。 ６．ステップ（２）の後に前記加算器（＋）における最上位ビットを符号ビット として用い、ステップ（２）の結果が負のときは前記第２のレジスタ（Ｂｒｅｇ ）にステップ（１）における結果を保持することにより、及び前記結果が負でな いときはステップ（１）において得られた前記第２のレジスタにおける結果をス テップ（２）の結果によって置換することにより、特徴付けられた請求項５記載 の信号プロセッサ用アドレス・プロセッサ。 ７．各フィルタはそのフィルタの状態変数（Ｘ（ｎ）、Ｘ（ｎ−１）、…；Ｙ（ ｎ）、…；Ｗ（ｎ）、Ｗ（ｎ−１）、…）、及び前記対応する係数を、前記フィ ルタにおける遅延要素の数に等しいインデックスを用いることにより互いに逐次 的にフェッチすることにより計算され、前記インデックスは前記フィルタ開始位 置に加算されて最も古い状態変数及び対応する係数を得ると共に、より新しい状 態変数を得るように０まで減算されることにより特徴付けられた前記いずれかの 請求項記載の信号プロセッサ用アドレス・プロセッサ。 ８．計算されたフィルタの値を前のフィルタにおいて最も古い状態変数のメモリ 位置に書き込むことにより、当該メモリ位置を再使用することにより特徴付けら れている請求項７記載の信号プロセッサ用アドレス・プロセッサ。 ９．前記一組（Ｓ）のレジスタは４つのレジスタを含むことにより特徴付けられ た請求項７記載の信号プロセッサ用アドレス・プロセッサ。