JPH0548474B2 - - Google Patents
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- Publication number
- JPH0548474B2 JPH0548474B2 JP57232947A JP23294782A JPH0548474B2 JP H0548474 B2 JPH0548474 B2 JP H0548474B2 JP 57232947 A JP57232947 A JP 57232947A JP 23294782 A JP23294782 A JP 23294782A JP H0548474 B2 JPH0548474 B2 JP H0548474B2
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- Japan
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- display
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- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 101000706162 Homo sapiens Protein stum homolog Proteins 0.000 description 2
- 102100031097 Protein stum homolog Human genes 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Input From Keyboards Or The Like (AREA)
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は情報処理装置の一端末をなすCRTデ
イスプレイ装置の表示データを記憶する表示用メ
モリのアクセス方式に関する。
イスプレイ装置の表示データを記憶する表示用メ
モリのアクセス方式に関する。
マイクロコンピユータシステムにおいては、そ
の出力装置にCRTデイスプレイ装置が広く用い
られている。この際、マイクロコンピユータと
CRTデイスプレイ装置とのインタフエイスには、
CRT表示制御回路（以下CRTコントローラと称
す）が設けられる。最近ではこの種マイクロコン
ピユータの出力装置として用いられるCRTデイ
スプレイ装置において、CRT表示走査周波数の
高いものが出現し、従来の如く、１文字表示期間
中に、CPU、及びCRTコントローラの双方が表
示データをアクセスすることは困難となつてきて
いる。CRTコントローラをマイクロコンピユー
タとのデータのアクセス方式で区分すると、非同
期方式のものと、同期方式のものとに分けること
ができる。非同期方式においては、マイクロコン
ピユータとの間のデータのアクセスを任意のタイ
ミングにて行なうことができるが、画面のちらつ
きが目立つという欠点がある。又、同期式のもの
は、垂直ブランキング期間を利用して、マイクロ
コンピユータとの間でデータをアクセスしている
ので、画面のちらつきはないが、表示データの転
送期間が垂直ブランキング期間のみに限定される
とともに、垂直ブランキング期間を知るために、
カウント回路等を含む多くの機能回路を必要と
し、従つてハードウエア量が大幅に増加するとい
う欠点がある。このように従来では、画面のちら
つきをなくすべく同期方式を採用した場合は、ハ
ードウエア構成、表示データ転送量等の面で問題
が生じ、これらの問題点を解決すべく非同期方式
を採用した場合は、画面にちらつきが生じるとい
う問題があつた。
の出力装置にCRTデイスプレイ装置が広く用い
られている。この際、マイクロコンピユータと
CRTデイスプレイ装置とのインタフエイスには、
CRT表示制御回路（以下CRTコントローラと称
す）が設けられる。最近ではこの種マイクロコン
ピユータの出力装置として用いられるCRTデイ
スプレイ装置において、CRT表示走査周波数の
高いものが出現し、従来の如く、１文字表示期間
中に、CPU、及びCRTコントローラの双方が表
示データをアクセスすることは困難となつてきて
いる。CRTコントローラをマイクロコンピユー
タとのデータのアクセス方式で区分すると、非同
期方式のものと、同期方式のものとに分けること
ができる。非同期方式においては、マイクロコン
ピユータとの間のデータのアクセスを任意のタイ
ミングにて行なうことができるが、画面のちらつ
きが目立つという欠点がある。又、同期式のもの
は、垂直ブランキング期間を利用して、マイクロ
コンピユータとの間でデータをアクセスしている
ので、画面のちらつきはないが、表示データの転
送期間が垂直ブランキング期間のみに限定される
とともに、垂直ブランキング期間を知るために、
カウント回路等を含む多くの機能回路を必要と
し、従つてハードウエア量が大幅に増加するとい
う欠点がある。このように従来では、画面のちら
つきをなくすべく同期方式を採用した場合は、ハ
ードウエア構成、表示データ転送量等の面で問題
が生じ、これらの問題点を解決すべく非同期方式
を採用した場合は、画面にちらつきが生じるとい
う問題があつた。
本発明は上記実情に鑑みなされたもので、画面
のちらつきがなく、簡単なハードウエア構成に
て、表示データの転送効率を向上できる表示用メ
モリのアクセス方式を提供することを目的とす
る。
のちらつきがなく、簡単なハードウエア構成に
て、表示データの転送効率を向上できる表示用メ
モリのアクセス方式を提供することを目的とす
る。
本発明は、CPUが、表示制御回路より得られ
る表示タイミング信号を、表示期間／非表示期間
を示すステータス情報として任意のタイミングで
取込むことができるようにして、そのステータス
情報の状態判別にもとづき、水平、垂直ブランキ
ング期間を判断し、その各ブランキング期間にお
いて表示用メモリをアクセスし、表示データを転
送する構成としたもので、これにより、ハードウ
エア量が非常に少なく、かつ画面のちらつきを生
じることなく、表示データの転送効率を上げるこ
とができる。
る表示タイミング信号を、表示期間／非表示期間
を示すステータス情報として任意のタイミングで
取込むことができるようにして、そのステータス
情報の状態判別にもとづき、水平、垂直ブランキ
ング期間を判断し、その各ブランキング期間にお
いて表示用メモリをアクセスし、表示データを転
送する構成としたもので、これにより、ハードウ
エア量が非常に少なく、かつ画面のちらつきを生
じることなく、表示データの転送効率を上げるこ
とができる。
以下図面を参照して本発明の一実施例を説明す
る。第１図は本発明の一実施例を示すブロツク図
である。図中、１００はシステム全体の制御を司
るマイクロプログラム処理装置（以下CPUと称
す）であり、１０１はCPU１００の処理に供さ
れるワーク領域、プログラムデータの格納領域等
として用いられる主記憶装置（以下Ｍ−RAMと
称す）である。１０２はCPU１００より送出さ
れた表示データを記憶し、表示動作に伴つて後述
の表示制御回路により読出し制御される表示用メ
モリ（以下DSP−RAMと称す）である。１０３
は上記DSP−RAM１０２のアドレス発生機能を
もち、垂直同期信号（Ｖ）、水平同期信号（Ｈ）、
表示タイミング信号（DSPTMG）等を発生する
表示制御回路（以下CRTコントローラと称す）
である。１０４はCPU１００による特定ポート
を指定したＩ／Ｏ入力命令の実行時に、上記
CRTコントローラ１０３から発生される表示タ
イミング信号（DSPTMG）を表示期間／非表示
期間を示すステータス情報として出力する表示ス
テータス出力回路（STUM）である。１０５は
アドレスバス（Ａ−BUS）、１０６はデータバス
（Ｄ−BUS）である。１０７は上記CRTコントロ
ーラ１０３より発生された表示タイミング信号
（DSPTMG）を上記表示ステータス出力回路１
０４に導くための信号線である。１０８はCRT
コントローラ１０３の制御の下に、ビデオ信号
（VD）に従う文字、図形等のパターンを表示出
力するCRT表示部である。
る。第１図は本発明の一実施例を示すブロツク図
である。図中、１００はシステム全体の制御を司
るマイクロプログラム処理装置（以下CPUと称
す）であり、１０１はCPU１００の処理に供さ
れるワーク領域、プログラムデータの格納領域等
として用いられる主記憶装置（以下Ｍ−RAMと
称す）である。１０２はCPU１００より送出さ
れた表示データを記憶し、表示動作に伴つて後述
の表示制御回路により読出し制御される表示用メ
モリ（以下DSP−RAMと称す）である。１０３
は上記DSP−RAM１０２のアドレス発生機能を
もち、垂直同期信号（Ｖ）、水平同期信号（Ｈ）、
表示タイミング信号（DSPTMG）等を発生する
表示制御回路（以下CRTコントローラと称す）
である。１０４はCPU１００による特定ポート
を指定したＩ／Ｏ入力命令の実行時に、上記
CRTコントローラ１０３から発生される表示タ
イミング信号（DSPTMG）を表示期間／非表示
期間を示すステータス情報として出力する表示ス
テータス出力回路（STUM）である。１０５は
アドレスバス（Ａ−BUS）、１０６はデータバス
（Ｄ−BUS）である。１０７は上記CRTコントロ
ーラ１０３より発生された表示タイミング信号
（DSPTMG）を上記表示ステータス出力回路１
０４に導くための信号線である。１０８はCRT
コントローラ１０３の制御の下に、ビデオ信号
（VD）に従う文字、図形等のパターンを表示出
力するCRT表示部である。
上記CPU１００は、DSP−RAM１０２のアク
セス制御時において、表示ステータス出力回路１
０４よりステータス情報（DSPTMG）を読込
む。そしてその読込んだステータス情報が表示期
間を示している場合は、上記ステータス情報の読
込み（特定ポートを指定したＩ／Ｏ入力命令の実
行）を繰返し、そのステータス情報が非表示期間
に変化したとき、水平ブランキング期間であると
判断して、その期間内の所定時間単位をもつて
DSP−RAM１０２のアクセスを実行する。又、
読込んだステータスが非表示期間を示している場
合は、１水平ブランキング期間後、再びステータ
ス情報を読込み、その読込んだステータス情報が
非表示期間を示しているとき、垂直ブランキング
期間であると判断して、その期間内において
DSP−RAM１０２のアクセスを実行する。第２
図はこの際のCPU１００のマイクロプログラム
処理によるDSP−RAM１０２のアクセス制御手
順を示すフローチヤートであり、第３図はその動
作を説明するための動作説明図である。
セス制御時において、表示ステータス出力回路１
０４よりステータス情報（DSPTMG）を読込
む。そしてその読込んだステータス情報が表示期
間を示している場合は、上記ステータス情報の読
込み（特定ポートを指定したＩ／Ｏ入力命令の実
行）を繰返し、そのステータス情報が非表示期間
に変化したとき、水平ブランキング期間であると
判断して、その期間内の所定時間単位をもつて
DSP−RAM１０２のアクセスを実行する。又、
読込んだステータスが非表示期間を示している場
合は、１水平ブランキング期間後、再びステータ
ス情報を読込み、その読込んだステータス情報が
非表示期間を示しているとき、垂直ブランキング
期間であると判断して、その期間内において
DSP−RAM１０２のアクセスを実行する。第２
図はこの際のCPU１００のマイクロプログラム
処理によるDSP−RAM１０２のアクセス制御手
順を示すフローチヤートであり、第３図はその動
作を説明するための動作説明図である。
ここで第１図乃至第３図を参照しながら一実施
例の動作を説明する。CPU１００はＭ−RAM１
０１に格納されたプログラムに従う処理を実行
し、又、CRTコントローラ１０３は垂直、水平
同期信号（Ｖ，Ｈ）、及び表示タイミング信号
（DSPTMG）等を発生するとともに、これらの
信号に同期したタイミングをもつて、DSP−
RAM１０２より順次、表示データを読出し、そ
のデータに従うパターンをCRT表示部１０８に
表示出力している。この際、CRTコントローラ
１０３より発生される表示タイミング信号
（DSPTMG）は信号線１０７を介して表示ステ
ータス出力回路１０４に与えられている。ここで
CPU１００は、DSP−RAM１０２のアクセス要
求が生じると、特定ポートを指定してＩ／Ｏ入力
命令を実行し、表示ステータス出力回路１０４よ
り、表示タイミング信号（DSPTMG）を、表示
期間／非表示期間を示すステータス情報として読
込む。そして、その読込んだステータス情報の状
態により、第２図のフローに従う一連の動作を実
行する。即ち、表示ステータス出力回路１０４よ
り表示タイミング信号（DSPTMG）を、表示期
間／非表示期間を示すステータス情報として読込
み、そのステータス情報が表示期間を示している
か、非表示期間を示しているかを判断する（第２
図ステツプａ，ｂ）。ここで、表示期間を示して
いれば（例えば第３図TP1）、上記ステータス情
報の読込み動作を繰返し実行し、その状態が表示
期間から非表示期間に変化した際（例えば第３図
TP2）に、DSP−RAM１０２を１水平ブランキ
ング期間内の所定時間単位をもつてアクセスする
（第２図ステツプｃ，ｄ，ｅ）。又、上記ステータ
ス情報の表示期間／非表示期間の判断時（第２図
ステツプｂ）において、非表示期間を示している
際は、その状態がブランキング期間の何れの時期
に読込まれたものであるかを判断できず、メモリ
アクセスのため充分な時間の確保が保障されない
ので、DSP−RAM１０２のアクセスは行なわ
ず、１水平ブランキング期間だけ待つて（例えば
第３図TP3〜TP4，TP5〜TP6）、再びステータ
ス情報を読込む（第２図ステツプｇ，ｈ）。ここ
でステータス情報が非表示期間を示していれば
（第３図TP5〜TP6）垂直ブランキング期間に入
つたものと判断し、１垂直ブランキング期間内の
所定単位をもつてDSP−RAM１０２をアクセス
する（第２図ステツプｉ，ｊ）。この際、垂直ブ
ランキング期間をオーバしてDSP−RAM１０２
がアクセスされる可能性もあるが、その確率とオ
ーバする時間の極めて小さいことで、画面のちら
つきは非常に目立たないものとなり、実用上にお
いて何ら支障はない。
例の動作を説明する。CPU１００はＭ−RAM１
０１に格納されたプログラムに従う処理を実行
し、又、CRTコントローラ１０３は垂直、水平
同期信号（Ｖ，Ｈ）、及び表示タイミング信号
（DSPTMG）等を発生するとともに、これらの
信号に同期したタイミングをもつて、DSP−
RAM１０２より順次、表示データを読出し、そ
のデータに従うパターンをCRT表示部１０８に
表示出力している。この際、CRTコントローラ
１０３より発生される表示タイミング信号
（DSPTMG）は信号線１０７を介して表示ステ
ータス出力回路１０４に与えられている。ここで
CPU１００は、DSP−RAM１０２のアクセス要
求が生じると、特定ポートを指定してＩ／Ｏ入力
命令を実行し、表示ステータス出力回路１０４よ
り、表示タイミング信号（DSPTMG）を、表示
期間／非表示期間を示すステータス情報として読
込む。そして、その読込んだステータス情報の状
態により、第２図のフローに従う一連の動作を実
行する。即ち、表示ステータス出力回路１０４よ
り表示タイミング信号（DSPTMG）を、表示期
間／非表示期間を示すステータス情報として読込
み、そのステータス情報が表示期間を示している
か、非表示期間を示しているかを判断する（第２
図ステツプａ，ｂ）。ここで、表示期間を示して
いれば（例えば第３図TP1）、上記ステータス情
報の読込み動作を繰返し実行し、その状態が表示
期間から非表示期間に変化した際（例えば第３図
TP2）に、DSP−RAM１０２を１水平ブランキ
ング期間内の所定時間単位をもつてアクセスする
（第２図ステツプｃ，ｄ，ｅ）。又、上記ステータ
ス情報の表示期間／非表示期間の判断時（第２図
ステツプｂ）において、非表示期間を示している
際は、その状態がブランキング期間の何れの時期
に読込まれたものであるかを判断できず、メモリ
アクセスのため充分な時間の確保が保障されない
ので、DSP−RAM１０２のアクセスは行なわ
ず、１水平ブランキング期間だけ待つて（例えば
第３図TP3〜TP4，TP5〜TP6）、再びステータ
ス情報を読込む（第２図ステツプｇ，ｈ）。ここ
でステータス情報が非表示期間を示していれば
（第３図TP5〜TP6）垂直ブランキング期間に入
つたものと判断し、１垂直ブランキング期間内の
所定単位をもつてDSP−RAM１０２をアクセス
する（第２図ステツプｉ，ｊ）。この際、垂直ブ
ランキング期間をオーバしてDSP−RAM１０２
がアクセスされる可能性もあるが、その確率とオ
ーバする時間の極めて小さいことで、画面のちら
つきは非常に目立たないものとなり、実用上にお
いて何ら支障はない。
又、上記１水平ブランキング期間を待つてのス
テータス情報が表示期間を示している場合（例え
ば第３図TP3〜TP4）は、そのブランキング期間
が水平ブランキングであつたと判断して、ステー
タス情報の読込み動作を非表示状態を示すまで繰
返す（第２図ステツプｉ，ｃ，…）。
テータス情報が表示期間を示している場合（例え
ば第３図TP3〜TP4）は、そのブランキング期間
が水平ブランキングであつたと判断して、ステー
タス情報の読込み動作を非表示状態を示すまで繰
返す（第２図ステツプｉ，ｃ，…）。
このようなDSP−RAM１０２のアクセス制御
が、DSP−RAM１０２のメモリアクセス要求期
間に互つて繰返し実行される。従つて、CPU１
００のDSP−RAM１０２へのアクセスは、水
平、垂直ブランキング期間を利用して効率良く行
なわれる。しかも非常に少ないハードウエアにて
実現でき、画面のちらつきも殆どない。この様に
構成すると、ブランキング期間内、特に、水平ブ
ランキング期間内に確実にDSP−RAM１０２を
アクセスすることができる。
が、DSP−RAM１０２のメモリアクセス要求期
間に互つて繰返し実行される。従つて、CPU１
００のDSP−RAM１０２へのアクセスは、水
平、垂直ブランキング期間を利用して効率良く行
なわれる。しかも非常に少ないハードウエアにて
実現でき、画面のちらつきも殆どない。この様に
構成すると、ブランキング期間内、特に、水平ブ
ランキング期間内に確実にDSP−RAM１０２を
アクセスすることができる。
以上詳記したように本発明によれば、表示用メ
モリのアクセス方式において、CPUが、表示制
御回路より得られる表示タイミング信号を、表示
期間／非表示期間を示すステータス情報として任
意のタイミングで取込むことができるようにし
て、そのステータス情報の状態から水平垂直ブラ
ンキング期間を判断し、その各ブランキング期間
において表示用メモリをアクセスし、表示データ
を転送する構成としたことにより、非常に少ない
ハードウエアにて、しかも画面のちらつきを生じ
ることなく、表示データの転送効率を上げること
ができる。
モリのアクセス方式において、CPUが、表示制
御回路より得られる表示タイミング信号を、表示
期間／非表示期間を示すステータス情報として任
意のタイミングで取込むことができるようにし
て、そのステータス情報の状態から水平垂直ブラ
ンキング期間を判断し、その各ブランキング期間
において表示用メモリをアクセスし、表示データ
を転送する構成としたことにより、非常に少ない
ハードウエアにて、しかも画面のちらつきを生じ
ることなく、表示データの転送効率を上げること
ができる。
第１図は本発明の一実施例を示すブロツク図、
第２図は上記実施例における表示用メモリのアク
セス制御手順を示すフローチヤート、第３図は上
記実施例の動作説明図である。 １００……マイクロプログラム処理装置
（CPU）、１０１……主記憶装置（Ｍ−RAM）、
１０２……表示用メモリ（DSP−RAM）、１０
３……表示制御回路（CRTコントローラ）、１０
４……表示ステータス出力回路（STUM）、１０
５……アドレスバス（Ａ−BUS）、１０６……デ
ータバス（Ｄ−BUS）、１０７……信号線、１０
８……CRT表示部、DSPTMG……表示タイミン
グ信号。
第２図は上記実施例における表示用メモリのアク
セス制御手順を示すフローチヤート、第３図は上
記実施例の動作説明図である。 １００……マイクロプログラム処理装置
（CPU）、１０１……主記憶装置（Ｍ−RAM）、
１０２……表示用メモリ（DSP−RAM）、１０
３……表示制御回路（CRTコントローラ）、１０
４……表示ステータス出力回路（STUM）、１０
５……アドレスバス（Ａ−BUS）、１０６……デ
ータバス（Ｄ−BUS）、１０７……信号線、１０
８……CRT表示部、DSPTMG……表示タイミン
グ信号。
Claims (1)
- 【特許請求の範囲】 １ 転送された表示データを記憶する表示メモリ
と、 表示タイミング信号に同期して前記表示メモリ
から前記表示データを読み出す表示制御回路と、 前記表示タイミング信号に基づき、表示期間／
非表示期間を示すステータス情報を生成する生成
手段と、 前記表示メモリのアクセス時に前記ステータス
情報を取込む第１の取込み手段と、 前記取込まれたステータス情報が非表示期間を
示している場合、少なくとも水平ブランキング期
間の時間経過後の前記ステータス情報を取込む第
２の取込み手段と、 前記第２の取込み手段により、取込まれたステ
ータス情報が非表示期間を示している時、この期
間を垂直ブランキング期間内であると判断する判
断手段と、 前記判断手段の判断結果に基づき、前記垂直ブ
ランキング期間内に前記表示メモリをアクセス
し、前記表示データを転送制御する手段、 を具備したことを特徴とする表示用メモリのアク
セス装置。 ２ 前記第１の取込み手段により取込まれた前記
ステータス情報が表示期間を示している場合に、
前記ステータス情報が非表示期間に変化するまで
ステータス情報を取込む第３の取込み手段と、 前記第３の取込み手段により取込まれたステー
タス情報が非表示期間を示している時、この期間
を水平ブランキング期間内であると判断する第２
の判断手段を持つ特許請求の範囲第１項記載の表
示用メモリのアクセス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57232947A JPS59116783A (ja) | 1982-12-24 | 1982-12-24 | 表示用メモリのアクセス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57232947A JPS59116783A (ja) | 1982-12-24 | 1982-12-24 | 表示用メモリのアクセス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59116783A JPS59116783A (ja) | 1984-07-05 |
| JPH0548474B2 true JPH0548474B2 (ja) | 1993-07-21 |
Family
ID=16947344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57232947A Granted JPS59116783A (ja) | 1982-12-24 | 1982-12-24 | 表示用メモリのアクセス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59116783A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2738846B2 (ja) * | 1988-09-30 | 1998-04-08 | キヤノン株式会社 | 情報処理装置 |
| JP2593427B2 (ja) * | 1992-10-14 | 1997-03-26 | 株式会社ハドソン | 画像処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54139431A (en) * | 1978-04-21 | 1979-10-29 | Hitachi Ltd | Crt display unit |
| JPS57195283A (en) * | 1981-05-27 | 1982-11-30 | Hitachi Electronics | Input/output control system of frame memory for display |
-
1982
- 1982-12-24 JP JP57232947A patent/JPS59116783A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54139431A (en) * | 1978-04-21 | 1979-10-29 | Hitachi Ltd | Crt display unit |
| JPS57195283A (en) * | 1981-05-27 | 1982-11-30 | Hitachi Electronics | Input/output control system of frame memory for display |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59116783A (ja) | 1984-07-05 |
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