JPH0548093A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】静電気印加によるゲート絶縁膜破壊の耐量を向
上させる。 【構成】複数のゲート電極１とそれにともなって配置さ
れる複数のドレイン拡散領域及び出力端子を有するトラ
ンジスタにおいて、２辺が前記ゲート電極直下のチャネ
ル部と隣接するドレイン拡散領域４と、１辺が前記ゲー
ト電極直下のチャネル部と隣接するドレイン拡散領域３
があるが、ドレイン拡散領域４はサブストレート拡散領
域５と隣接して対抗している距離が少ないため、大きな
寄生抵抗がドレイン拡散領域３に比べてついている。従
って、ドレイン拡散領域４に隣接するゲート電極が破壊
しやすい構造となっている。そこで、出力端子とドレイ
ン拡散領域３、ドレイン拡散領域４の順番で直列に配線
することによりゲート電極の破壊の耐量を向上させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置を形成するト
ランジスタに係わり、さらに詳しくはそのトランジスタ
の構造に関する。

【０００２】

【従来の技術】従来の複数のゲート電極とそれにともな
って配置される複数のドレイン拡散領域を有するトラン
ジスタ及び出力端子をそなえる半導体装置において、出
力端子とドレイン拡散領域との配線は、例えば図２に示
すように、図面上側がＮチャネルトランジスタ、下側が
Ｐチャネルトランジスタであるが、出力端子から並列に
Ｐチャネルトランジスタの各ドレイン拡散領域３及び４
を配線していた。

【０００３】

【発明が解決しようとする課題】しかし、前述の従来技
術では、ドレイン拡散領域に静電気のような高電圧が印
加された場合、Ｐ型ドレイン拡散領域とＮ型基盤の間の
ＰＮ接合（寄生ダイオード）に電流が流れるのである
が、真ん中に位置するドレイン拡散領域４においては、
ドレイン拡散領域とサブストレート拡散領域が隣接して
いる辺の長さが少ないため、寄生ダイオードに直列に寄
生する抵抗が大きく、静電気によって発生した電流によ
ってドレイン拡散領域４の電位が上昇あるいは下降し、
ドレイン拡散領域４とゲート電極の間に発生した電位差
により、ドレイン拡散領域４とゲート電極１の間の絶縁
膜が破壊して半導体装置が永久破壊してしまうという課
題を有する。そこで本発明は、このような問題を解決す
るもので、その目的とするところは、ドレイン電極とサ
ブストレート拡散領域の間の抵抗を小さくし、静電気の
ような高電圧が印加された場合、それによって生じた電
位の上昇あるいは下降を小さく抑え、ゲート電極とドレ
イン拡散領域の間の絶縁膜破壊が起こりにくい半導体装
置を提供することにある。

【０００４】

【課題を解決するための手段】複数のゲート電極とそれ
にともなって配置される複数のドレイン拡散領域を有す
るＭＯＳ型トランジスタ及び出力端子を備える半導体装
置において、２辺が前記ゲート電極直下のチャネル部と
隣接するドレイン拡散領域と、１辺が前記ゲート電極直
下のチャネル部と隣接するドレイン拡散領域を配線し、
次に前記１辺が前記ゲート電極と隣接するドレイン拡散
領域と前記出力端子を配線することを特徴とする。

【０００５】

【作用】ＭＯＳ型半導体装置は、４図に示すような構造
となっている。ゲート絶縁膜１１は非常に薄く（最近の
微細プロセスにおいては２００〜１５０Å程度）、ゲー
ト電極１とドレイン拡散領域３あるいはソース拡散領域
２の間に強い電界がかかると簡単に破壊してしまう。

【０００６】

【実施例】図１は本発明の構造を持つＭＯＳ型トランジ
スタの一実施例である。図面上側がＮチャネルトランジ
スタ、図面下側がＰチャネルトランジスタである。１は
ゲート電極、２はソース拡散領域、３は１辺がゲート電
極直下のチャネル部と隣接しているドレイン拡散領域、
４は２辺がゲート直下のチャネル部と隣接しているドレ
イン拡散領域、５はサブストレート拡散領域（基盤もし
くはウェルに電位を与えるための拡散領域）、６はアル
ミ配線、７はアルミ配線とゲート電極あるいは拡散領域
を結線するコンタクト、１２は出力端子である。図面に
は書いていないが、ソース拡散領域２とサブストレート
拡散領域は、Ｎチャネルトランジスタの場合はＧＮＤの
電位に、Ｐチャネルトランジスタの場合はＶＤＤの電位
に配線されているものとする。また、基盤はＮ基盤であ
るものとして説明するが、Ｐ基盤の場合も本説明文中の
ＰとＮを入れ換えることにより同様の構成である。

【０００７】図３は図１のＭＯＳ型トランジスタに寄生
するダイオードをあらわした回路図である。８はＰチャ
ネルトランジスタのドレイン拡散領域と基盤（基盤の電
位はＮサブストレート拡散領域を介しＶＤＤ端子と結線
され、ＶＤＤの電位となっている）の間に寄生するダイ
オード（以後Ｐチャネル寄生ダイオードと呼ぶ）、９は
Ｎチャネルトランジスタのドレイン拡散領域とＰウェル
領域（Ｐウェル領域の電位はＰサブストレート拡散を介
しＧＮＤ端子と結線され、ＧＮＤの電位となっている）
の間に寄生するダイオード（以後Ｎチャネル寄生ダイオ
ードと呼ぶ）、１０はＰサブストレート拡散領域及びＰ
サブストレート拡散領域を介しＧＮＤ端子に結線された
Ｐウェル領域とＮサブストレート拡散領域及びＮサブス
トレート拡散領域を介してＶＤＤ端子に結線されたＮウ
ェル領域の間に寄生するダイオード（以後サブ−サブダ
イオードと呼ぶ）である。

【０００８】ＶＤＤ端子に対し、出力端子に負の静電気
を印加すると、ＶＤＤ端子と出力端子の間に電位差が発
生するのであるが、その電位差を吸収させる経路として
次の二つの経路が考えられる。一つは図３に示すように
Ｐチャネル寄生ダイオード８が逆方向にバイアスされ、
ブレークダウンし流す電流１であり、もう一つはサブ−
サブダイオード１０が逆方向にバイアスされブレークダ
ウンし、かつＮチャネル寄生ダイオード９が、順方向に
バイアスされ流す電流２である。この二つの電流経路を
通じて電流を流すことにより静電気の印加によって発生
した電位差を吸収するのである。従って、ふたつの放電
経路のインピーダンスは小さければ小さいほど静電気を
吸収し、電位差を緩和することができる。

【０００９】図２は、従来の構造を持つＭＯＳ型トラン
ジスタの一従来例である。図面上側がＮチャネルトラン
ジスタ、図面下側がＰチャネルトランジスタである。１
はゲート電極、２はソース拡散領域、３は１辺がゲート
電極直下のチャネル部と隣接しているドレイン拡散領
域、４は２辺がゲート電極直下のチャネル部と隣接して
いるドレイン拡散領域、５はサブストレート拡散領域
（基盤もしくはウェルに電位を与えるための拡散領
域）、６はアルミ配線、７はアルミ配線とゲート電極あ
るいは拡散領域を結線するコンタクト、１２は出力端子
である。図面には書いていないが、ソース拡散領域とサ
ブストレート拡散領域は、Ｎチャネルトランジスタの場
合はＧＮＤの電位に、Ｐチャネルトランジスタの場合は
ＶＤＤの電位に配線されているものとする。また、基盤
はＮ基盤であるものとして説明するが、Ｐ基盤の場合も
本説明文中のＰとＮを入れ換えることにより同様の構成
である。

【００１０】本発明の実施例である図１及び従来例であ
る図２に示すような複数に分割されたゲート電極をもつ
トランジスタにおいて、一般にドレイン拡散領域の形状
はゲート電極と平行に隣接する辺は長いく細長い長方形
となるため、ゲート電極とゲート電極にはさまれたドレ
イン拡散４のような場合、サブストレート拡散と隣接す
ることができる辺は最も多くて長方形の短辺２辺となっ
てしまう。従って、端に位置するドレイン拡散領域３と
比べて、Ｐサブストレート拡散領域とドレイン拡散領域
が対抗し隣接している部分が少なくなっている。つまり
隣接している辺のＰサブストレート拡散領域とドレイン
拡散領域の間に寄生するダイオードに直列に寄生する抵
抗は小さく、隣接してない辺のＰサブストレート拡散領
域とドレイン拡散領域の間に寄生するダイオードに直列
に寄生する抵抗は大きく、隣接する辺の長さの比が、ド
レイン拡散領域４はドレイン拡散領域３よりもはるかに
小さいためトータルとして大きな寄生抵抗がついている
といえる。この寄生抵抗は図３において、Ｂ点（ＶＤＤ
端子とＰチャネル寄生ダイオードの間）に寄生する抵抗
であり、この寄生抵抗がドレイン拡散領域３に対してド
レイン拡散領域４の方が大きくなるということである。

【００１１】従って、図２に示す従来例ように、出力端
子をドレイン拡散領域３とドレイン拡散領域４と並列に
接続したのでは、前述の二つの放電経路の内、Ｐチャネ
ル寄生ダイオードを通過する電流１は、ドレイン拡散領
域４においては寄生抵抗が大きいため、ドレイン拡散領
域３と比べて電流の量が少なくなる。従って、ＶＤＤ端
子と出力端子の間に印加された静電気により発生したド
レイン拡散領域と出力端子１２の間の電位差は、過渡状
態において、アルミ配線６を介しドレイン拡散領域３よ
り、ドレイン拡散領域４の方が大きくなり、ドレイン拡
散領域４と隣接するトランジスタのゲート電極であるＤ
点との電位差が大きくなり、ゲート電極１と基板及びド
レイン拡散領域４の間に存在する薄い絶縁膜（以後ゲー
ト絶縁膜と呼ぶ）を破壊してしまう。

【００１２】しかし、本発明に係わる図１においては出
力端子とドレイン拡散領域３とドレイン拡散領域４をこ
の順番に直列に接続しているため、出力端子より静電気
の印加により注入された電荷はまずドレイン拡散領域３
で吸収されるため、ドレイン拡散領域３よりドレイン拡
散領域４の方が電位差がおおきくなることがなくなり、
ゲート絶縁膜を緩和することができる。また、この実施
例においては、ゲート電極からドレイン拡散領域とアル
ミ配線とのコンタクトとの距離を離すことにより、ドレ
イン拡散領域の寄生抵抗により、ゲート電極とドレンイ
拡散領域間の電界を緩和し、ゲート絶縁膜破壊の軽減も
行っている。

【００１３】

【発明の効果】以上述べたように本発明によれば、出力
端子と１辺がゲート電極直下のチャネル部と隣接するド
レイン拡散領域３と２辺がゲート電極直下のチャネル部
と隣接するドレイン拡散領域４を直列に配線することに
より、静電気が印加されても、トランジスタのゲート絶
縁膜の耐量を向上させることができる。

【図面の簡単な説明】

【図１】本発明の構造を持つＭＯＳ型トランジスタの一
実施例を示す図である。

【図２】従来の構造を持つＭＯＳ型トランジスタの一従
来例を示す図である。

【図３】図１のＭＯＳ型トランジスタに寄生するダイオ
ードをあらわした回路図である。

【図４】一般的なＭＯＳ型半導体装置の構造を示す断面
図である。

【符号の説明】

１ ゲート電極 ２ ソース拡散領域 ３ １辺がゲート直下のチャネル領域と隣接するドレ
イン拡散領域 ４ ２辺がゲート直下のチャネル領域と隣接するドレ
イン拡散領域 ５ 基盤へのコンタクト領域（サブストレート拡散領
域） ６ アルミ配線 ７ アルミ配線とゲートを結線するコンタクト ８ Ｐチャネルトランジスタのドレイン拡散領域とＮ
サブストレート拡散領域を介してＶＤＤに配線されるＮ
ウェルの間に寄生するダイオード（Ｐチャネル寄生ダイ
オード） ９ Ｎチャネルトランジスタのドレイン拡散領域とＰ
サブストレート拡散領域を介しＧＮＤに配線されるＰウ
ェルの間に寄生するダイオード（Ｎチャネル寄生ダイオ
ード） １０ Ｐサブストレート拡散領域及びＰサブストレート
拡散領域を介しＧＮＤ端子に結線されたＰウェル領域と
Ｎサブストレート拡散領域及びＮサブストレート拡散領
域を介してＶＤＤ端子に結線されたＮウェル領域の間に
寄生するダイオード（サブ−サブダイオード）、１１は
ゲート絶縁膜 １２ 出力端子

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数のゲート電極とそれにともなって配置
   される複数のドレイン拡散領域を有するＭＯＳ型トラン
   ジスタ及び出力端子を備える半導体装置において、２辺
   が前記ゲート電極直下のチャネル部と隣接するドレイン
   拡散領域と、１辺が前記ゲート電極直下のチャネル部と
   隣接するドレイン拡散領域を配線し、次に前記１辺が前
   記ゲート電極と隣接するドレイン拡散領域と前記出力端
   子を配線することを特徴とする半導体装置。