JPH054280Y2 - - Google Patents
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- Publication number
- JPH054280Y2 JPH054280Y2 JP1986058054U JP5805486U JPH054280Y2 JP H054280 Y2 JPH054280 Y2 JP H054280Y2 JP 1986058054 U JP1986058054 U JP 1986058054U JP 5805486 U JP5805486 U JP 5805486U JP H054280 Y2 JPH054280 Y2 JP H054280Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit board
- hole
- eprom
- erasing
- molding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000465 moulding Methods 0.000 claims description 22
- 239000003795 chemical substances by application Substances 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 5
- 229910000679 solder Inorganic materials 0.000 description 4
- 230000001678 irradiating effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、EPROM内蔵ICの基板実装構造に関
する。
する。
従来の基板実装構造は、第２図の様であり、
IC２の能動面全体がモールド剤３あるいは回路
基板１によつて覆われていた。
IC２の能動面全体がモールド剤３あるいは回路
基板１によつて覆われていた。
しかし、前述の技術ではIC実装後、ICに内蔵
されているEPROM部に紫外線を照射し、記憶内
容を消去できないという問題点を有する。
されているEPROM部に紫外線を照射し、記憶内
容を消去できないという問題点を有する。
そこで本考案はこのような問題点を解決するも
ので、その目的とするところは、ICを基板実装
した後EPROM部に紫外線を照射し、記憶内容の
消去を可能とするところにある。
ので、その目的とするところは、ICを基板実装
した後EPROM部に紫外線を照射し、記憶内容の
消去を可能とするところにある。
本考案のEPROM内蔵ICの基板実装構造は、能
動面にEPROM部が形成されるICと、基板パター
ンが形成されると共に、前記基板パターンが形成
される表面と前記能動面とを対向させて前記IC
が実装される回路基板とを有し、前記回路基板は
前記EPROM部と対応する位置に前記EPROM部
の記憶内容を消去する消去用孔と、前記消去用孔
と平面的に重ならない位置にモールド剤を注入す
るモールド用孔とが形成され、前記消去用孔と前
記モールド用孔との間の前記回路基板には基板パ
ターンが形成され、前記モールド剤が充填された
際、前記EPROM部が前記回路基板及び前記モー
ルド剤により覆われないように構成されてなるこ
とを特徴とする。
動面にEPROM部が形成されるICと、基板パター
ンが形成されると共に、前記基板パターンが形成
される表面と前記能動面とを対向させて前記IC
が実装される回路基板とを有し、前記回路基板は
前記EPROM部と対応する位置に前記EPROM部
の記憶内容を消去する消去用孔と、前記消去用孔
と平面的に重ならない位置にモールド剤を注入す
るモールド用孔とが形成され、前記消去用孔と前
記モールド用孔との間の前記回路基板には基板パ
ターンが形成され、前記モールド剤が充填された
際、前記EPROM部が前記回路基板及び前記モー
ルド剤により覆われないように構成されてなるこ
とを特徴とする。
以下に本考案の実施例を図面にもとずいて説明
する。第１図ａは、EPROMを内蔵したICを、回
路基板にフエイスダウンボンデイングした部分の
平面図である。また、第１図ｂは第１図ａのＸ−
X′断面を示している。IC２は、回路基板１にボ
ンデイングされ、モールド剤３が充填されてい
る。IC２の内、Ｂ部がEPROM部であり、Ａ部は
機能等の論理回路及びハンダバンプ５である。回
路基板にはEPROM部の記憶内容を消去する消去
用孔Ｄとモールド剤３を注入するモールド用孔Ｃ
とが形成されており、このモールド用孔Ｃよりモ
ールド剤３が注入され、回路基板１とIC２との
間にモールド剤３が充填される。消去用孔Ｄは
EPROM部の記憶内容を消去する窓となつてい
る。モールド用孔Ｃより充填されたモールド剤３
は、ハンダバンプ５と基板パターン４の接合部へ
と流れて行くが、EPROM部へは回路基板１′と
基板パターン４′が提防となり流れて行かない様
になつている。
する。第１図ａは、EPROMを内蔵したICを、回
路基板にフエイスダウンボンデイングした部分の
平面図である。また、第１図ｂは第１図ａのＸ−
X′断面を示している。IC２は、回路基板１にボ
ンデイングされ、モールド剤３が充填されてい
る。IC２の内、Ｂ部がEPROM部であり、Ａ部は
機能等の論理回路及びハンダバンプ５である。回
路基板にはEPROM部の記憶内容を消去する消去
用孔Ｄとモールド剤３を注入するモールド用孔Ｃ
とが形成されており、このモールド用孔Ｃよりモ
ールド剤３が注入され、回路基板１とIC２との
間にモールド剤３が充填される。消去用孔Ｄは
EPROM部の記憶内容を消去する窓となつてい
る。モールド用孔Ｃより充填されたモールド剤３
は、ハンダバンプ５と基板パターン４の接合部へ
と流れて行くが、EPROM部へは回路基板１′と
基板パターン４′が提防となり流れて行かない様
になつている。
以上述べたように考案によれば、EPROM部が
回路基板及びモールド剤により覆われないように
構成したので、EPROM部の記憶内容の消去、あ
るいは変更が必要となつた場合には、例えば紫外
線をEPROM部に照射することにより、記憶内容
の消去及び変更ができる。
回路基板及びモールド剤により覆われないように
構成したので、EPROM部の記憶内容の消去、あ
るいは変更が必要となつた場合には、例えば紫外
線をEPROM部に照射することにより、記憶内容
の消去及び変更ができる。
ことに、紫外線を照射する際の照射方向が回路
基板のICを実装した表面とは反対方向よりでき
ることから、例えば腕時計のように構成部材が著
しく集密して配置される電子機器であつて照射方
向にスペースがないような場合に、極めて有効な
レイアウト設計ができる。また、回路基板の消去
用孔とモールド用孔との間にも基板パターンが形
成される構成としたので、この基板パターンによ
りEPROM部へのモールド剤の流出が防止でき
る、という効果を有する。
基板のICを実装した表面とは反対方向よりでき
ることから、例えば腕時計のように構成部材が著
しく集密して配置される電子機器であつて照射方
向にスペースがないような場合に、極めて有効な
レイアウト設計ができる。また、回路基板の消去
用孔とモールド用孔との間にも基板パターンが形
成される構成としたので、この基板パターンによ
りEPROM部へのモールド剤の流出が防止でき
る、という効果を有する。
第１図は本考案の実装構造の一実施例を示す主
要平面図ａ及び断面図ｂ。第２図は従来技術の実
装構造の一例を示す断面図。 １……回路基板、２……IC、３……モールド
剤、４……基板パターン、５……ハンダバンプ、
Ａ……IC（機能・バンプ部）、Ｂ……EPROM部、
Ｃ……モールド用孔、Ｄ……消去用孔。
要平面図ａ及び断面図ｂ。第２図は従来技術の実
装構造の一例を示す断面図。 １……回路基板、２……IC、３……モールド
剤、４……基板パターン、５……ハンダバンプ、
Ａ……IC（機能・バンプ部）、Ｂ……EPROM部、
Ｃ……モールド用孔、Ｄ……消去用孔。
Claims (1)
- 能動面にEPROM部が形成されるICと、基板パ
ターンが形成されると共に、前記基板パターンが
形成される表面と前記能動面とを対向させて前記
ICが実装される回路基板とを有し、前記回路基
板は前記EPROM部と対応する位置に前記
EPROM部の記憶内容を消去する消去用孔と、前
記消去用孔と平面的に重ならない位置にモールド
剤を注入するモールド用孔とが形成され、前記消
去用孔と前記モールド用孔との間の前記回路基板
には基板パターンが形成され、前記モールド剤が
充填された際、前記EPROM部が前記回路基板及
び前記モールド剤により覆われないように構成さ
れてなることを特徴とするEPROM内蔵ICの基板
実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986058054U JPH054280Y2 (ja) | 1986-04-17 | 1986-04-17 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986058054U JPH054280Y2 (ja) | 1986-04-17 | 1986-04-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62170632U JPS62170632U (ja) | 1987-10-29 |
| JPH054280Y2 true JPH054280Y2 (ja) | 1993-02-02 |
Family
ID=30888304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986058054U Expired - Lifetime JPH054280Y2 (ja) | 1986-04-17 | 1986-04-17 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH054280Y2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56150871A (en) * | 1980-04-24 | 1981-11-21 | Toshiba Corp | Semiconductor device |
-
1986
- 1986-04-17 JP JP1986058054U patent/JPH054280Y2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56150871A (en) * | 1980-04-24 | 1981-11-21 | Toshiba Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62170632U (ja) | 1987-10-29 |
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