JPH0539048U - デイジタル信号インタフエース回路 - Google Patents
デイジタル信号インタフエース回路Info
- Publication number
- JPH0539048U JPH0539048U JP9497491U JP9497491U JPH0539048U JP H0539048 U JPH0539048 U JP H0539048U JP 9497491 U JP9497491 U JP 9497491U JP 9497491 U JP9497491 U JP 9497491U JP H0539048 U JPH0539048 U JP H0539048U
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- Japan
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Abstract
(57)【要約】
【目的】 超高速ディジタル信号のインタフェースにお
いて、データ信号とクロック信号の位相安定度向上を図
る。 【構成】 ディジタル信号のインタフェースにおいて、
送出側パネルAにおいてはS/P変換回路3とD型フリ
ップフロップ回路41〜4nによりN本に分離したデータ
信号と,D型フリップフロップ5によりこのN本のデー
タ信号と同相の交番パターンを送出し、受信側パネルB
においては受信した交番パターンからクロック信号を2
N逓倍回路12で再生する構成にした。
いて、データ信号とクロック信号の位相安定度向上を図
る。 【構成】 ディジタル信号のインタフェースにおいて、
送出側パネルAにおいてはS/P変換回路3とD型フリ
ップフロップ回路41〜4nによりN本に分離したデータ
信号と,D型フリップフロップ5によりこのN本のデー
タ信号と同相の交番パターンを送出し、受信側パネルB
においては受信した交番パターンからクロック信号を2
N逓倍回路12で再生する構成にした。
Description
【0001】
本考案はディジタル信号のインタフェース回路に係り、特に超高速ディジタル 信号の位相管理を実現するためのディジタル信号インタフェース回路に関するも のである。
【0002】
従来のディジタル信号インタフェース回路の一例を図2に示し説明する。 この図2において、Aは送出側パネルを示し、Bは受信側パネルを示す。21 はデータ信号が印加されるデータ信号入力端子、22はクロック信号が印加され るクロック信号入力端子、23は直列・並列(S/P)変換回路、241,242 ・・・24n はD型フリップフロップ、25は位相調整回路、26,27はバッ ファ、28は位相調整回路、291,292・・・29n はD型フリップフロップ 、30はN逓倍回路、31は並列・直列(P/S)変換回路、32はデータ信号 の出力が得られるデータ信号出力端子、33はクロック信号の出力が得られるク ロック信号出力端子、341,342・・・34n は送出側パネルAのデータ信号 出力端子、35は送出側パネルAのクロック信号出力端子、361,362・・・ 36n は受信側パネルBのデータ信号入力端子、37は受信側パネルBのクロッ ク信号入力端子、38はN分周回路、39はN本の伝送路である。
【0003】 つぎに動作について説明する。 まず、データ信号とクロック信号はデータ信号入力端子21,クロック信号入 力端子22にそれぞれ入力され、S/P変換回路23にてデータ信号はN本に分 離され、送出側パネルAと受信側パネルBの間を十分伝送できる速度のデータ信 号となる。そして、このN本のデータ信号はさらにD型フリップフロップ241 〜24n に入力され、N分周回路38でN分周されたクロックによってリタイミ ングされ、データ信号間の位相を合わせて送出側パネルAから出力される。 そして、この送出側パネルAから送出されたN本のデータ信号は、受信側パネ ルB内のD型フリップフロップ291〜29nへ入力され、同じく送出側パネルA から送出されたN分周クロックにより、リタイミングし、データ信号N本とクロ ック信号1本の位相を合わせたのち、N本のデータ信号はそのまま、クロック信 号はN逓倍回路30でN逓倍した後、P/S変換回路31へそれぞれ入力される 。
【0004】 つぎに、P/S変換回路31では入力されたN本のデータ信号を再びN倍の速 度に多重し、送出側パネルA内のデータ信号入力端子21に入力されたデータ信 号と同じ信号が、受信側パネルB内のデータ信号出力端子32で得られる。この とき、送出側パネルAのデータ信号出力端子341〜34nへ出力されるN本のデ ータ信号と、クロック信号出力端子35に出力されるクロック信号の位相は位相 調整回路25によって予め規定された位相関係に調整され、受信側パネルBでは データ信号入力端子361〜36nおよびクロック信号入力端子37で受信した規 定の位相関係のデータ信号N本とクロック信号を、受信側パネルB内のD型フリ ップフロップ291〜29nでリタイミングできる位相関係にするため、位相調整 回路28で調整して、送出側パネルA−受信側パネルB間の位相管理を行う。
【0005】
この従来のディジタル信号インタフェース回路では、パネル間の位相管理を、 送出側パネルのクロック信号の位相調整と、受信側パネルの位相調整によって行 っていたため、調整のバラツキにより、パネルの組み合わせによっては位相が最 適点からはずれ、特に超高速の信号では十分な位相余裕が得られないという課題 があった。
【0006】
本考案のディジタル信号インタフェース回路は、ディジタル信号のパネル間イ ンタフェースにおいて、送出側パネルに,N本(N:任意の自然数)に分離した データ信号とこのN本のデータ信号と同相の交番パタンを送出する送出手段を備 え、受信側パネルに,上記送信側パネルから受信した交番パターンからクロック 信号を再生する再生手段を備えたものである。
【0007】
本考案においては、送出側パネルのデータ信号と同相の交番パターンを送出し 、受信側ではこの交番パターンからクロック信号を再生する。
【0008】
図1は本考案によるディジタル信号インタフェース回路の一実施例を示すブロ ック図である。 この図1において、Aは送出側パネルを示し、Bは受信側パネルを示す。1は データ信号が印加されるデータ信号入力端子、2はクロック信号が印加されるク ロック信号入力端子、3はS/P変換回路、41,42・・・4n はD型フリップ フロップ、5はD型フリップフロップ、6はN分周回路、71,72・・・7n は 送出側パネルAのデータ信号出力端子、8は送出側パネルAのクロック信号出力 端子、91,92・・・9n は受信側パネルBのデータ信号入力端子、10は受信 側パネルBのクロック信号入力端子、11はバッファ、12は2N逓倍回路、1 3はN分周回路、141,142・・・14n はD型フリップフロップ、15はP /S変換回路、16はデータ信号の出力が得られるデータ信号出力端子、17は クロック信号の出力が得られるクロック信号出力端子である。
【0009】 そして、送出側パネルAにおけるS/P変換回路3とD型フリップフロップ4 1 〜4nおよびD型フリップフロップ5はN本に分離したデータ信号と,このN本 のデータ信号と同相の交番パタンを送出する送出手段を構成し、また、受信側パ ネルBにおける2N逓倍回路12は送信側パネルAから受信した交番パターンか らクロック信号を再生する再生手段を構成している。
【0010】 つぎにこの図1に示す実施例の動作を説明する。 まず、データ信号入力端子1に入力されたデータ信号はS/P変換回路3およ びD型フリップフロップ41〜4nを経て送出側パネルA−受信側パネルB間を十 分伝送できる速度で位相の揃ったN本のデータ信号に変換され、送出側パネルA から出力される。これと同時にこの送出側パネルAからはD型フリップフロップ 5にて作成したN本のデータ信号と同相の交番パターンが出力される。
【0011】 つぎに、受信側パネルBでは受信した交番パターンから2N逓倍回路12によ って送出側パネルAのデータ信号入力端子2に入力されたクロック信号と同じ周 波数のクロック信号を再生する。また、受信側パネルBで受信したN本のデータ 信号はD型フリップフロップ141〜14nにて再生したクロック信号をN分周回 路13でN分周したクロックによってリタイミングされ、P/S変換回路15へ 入力される。これと同時にこのP/S変換回路15には交番パターンから再生さ れたクロック信号が入力され、D型フリップフロップ141〜14nによってクロ ック信号と位相を合わせたデータ信号N本は、P/S変換回路15にてN倍の速 度に多重され、データ信号出力端子16に送出側パネルAのデータ信号入力端子 1に入力されたデータ信号と同じ信号が得られる。
【0012】
以上説明したように本考案は送出側パネルのデータ信号と,このデータ信号と 同相の交番パターンを送出し、受信側では上記交番パターンからクロック信号を 再生するようにしたので、送出側のデータ信号とクロック信号再生用の交番パタ ーンは同じ回路構成で出力でき、送出側パネルでのデータ信号とクロック信号の 位相調整が不要となり、その結果パネルの組み合わせによっても常に安定したデ ータ信号とクロック信号の位相関係が保てるという効果を有する。
【図1】本考案によるディジタル信号インタフェース回
路の一実施例を示すブロック図である。
路の一実施例を示すブロック図である。
【図2】従来のディジタル信号インタフェース回路の一
例を示すブロック図である。
例を示すブロック図である。
1 データ信号入力端子 2 クロック信号入力端子 3 S/P変換回路 41 〜4n D型フリップフロップ 5 D型フリップフロップ 6 N分周回路 12 2N逓倍回路 13 N分周回路 141 〜14n D型フリップフロップ 15 P/S変換回路 16 データ信号出力端子 17 クロック信号出力端子
Claims (1)
- 【請求項1】 ディジタル信号のパネル間インタフェー
スにおいて、送出側パネルに,N本(N:任意の自然
数)に分離したデータ信号とこのN本のデータ信号と同
相の交番パタンを送出する送出手段を備え、受信側パネ
ルに,前記送信側パネルから受信した交番パターンから
クロック信号を再生する再生手段を備えてなることを特
徴とするディジタル信号インタフェース回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9497491U JPH0539048U (ja) | 1991-10-24 | 1991-10-24 | デイジタル信号インタフエース回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9497491U JPH0539048U (ja) | 1991-10-24 | 1991-10-24 | デイジタル信号インタフエース回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0539048U true JPH0539048U (ja) | 1993-05-25 |
Family
ID=14124888
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9497491U Pending JPH0539048U (ja) | 1991-10-24 | 1991-10-24 | デイジタル信号インタフエース回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0539048U (ja) |
-
1991
- 1991-10-24 JP JP9497491U patent/JPH0539048U/ja active Pending
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