JPH0537811A

JPH0537811A - 波形等化回路

Info

Publication number: JPH0537811A
Application number: JP3189996A
Authority: JP
Inventors: Naoki Hayashi; 直樹林; Hiroshi Kayashima; 宏茅嶋
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-07-30
Filing date: 1991-07-30
Publication date: 1993-02-12

Abstract

(57)【要約】【目的】ＭＵＳＥ信号をもとのハイビジョン信号に再
生する装置で用いられる波形等化回路において、一時的
に入力信号が途切れた場合や装置電源が切断された時な
どでも、波形等化動作を連続して行うことができ、途切
れることなく波形等化されたディジタルＭＵＳＥ信号を
出力することができるようにする。【構成】伝送路の特性を補正する信号を生成する補正
信号生成フィルタ１６を制御する係数制御回路１８に、
波形等化の演算が行われる毎に制御情報を記憶する係数
記憶部２０を設け、係数記憶部２０は電源切断時におい
ても記憶内容を保持することができるように構成する。
そして、一時的に入力信号が途切れた場合や装置電源が
切断された時でも、係数記憶部２０に記憶された制御情
報を読み出し補正信号生成フィルタ１６に送信すること
により連続した波形等化を実現する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は波形等化回路、特にＭＵ
ＳＥ信号をハイビジョン信号に再生する装置において用
いられ、ＭＵＳＥ信号の伝送路で発生する信号歪みを補
正する波形等化回路に関する。

【０００２】

【従来の技術】図５は、従来の波形等化回路の一般的な
構成を示すブロック図である。図において、従来の波形
等化回路は、アナログＭＵＳＥ信号を波形等化回路に入
力する入力端子１１と、ＭＵＳＥ信号入力端子１１から
のアナログＭＵＳＥ信号を所定の周波数で帯域制限する
低域通過フィルタ１２と、低域通過フィルタ１２の出力
信号に所定の直流電位を付加するクランプ回路１３と、
クランプ回路１３の出力信号である帯域制限されたアナ
ログＭＵＳＥ信号をディジタル信号に変換するＡ／Ｄ変
換器１４と、Ａ／Ｄ変換器１４の出力信号を遅延させる
遅延回路１５と、Ａ／Ｄ変換器１４の出力信号と後述す
る係数制御回路１８の出力信号を入力して係数制御回路
１８の出力信号の制御によりＡ／Ｄ変換器１４の出力信
号をフィルタリングして伝送路の歪みを補正する信号を
生成する補正信号生成フィルタ１６と、補正信号生成フ
ィルタ１６の出力信号と遅延回路１５の出力信号を加算
する加算器１７と、加算器１７の出力信号から補正信号
生成フィルタ１６を制御する制御信号を出力する係数制
御回路１８と、加算器１７の出力信号を外部に出力する
ディジタルＭＵＳＥ信号出力端子１９とから構成されて
いる。

【０００３】次に、上記の通り構成される従来の波形等
化回路の動作について説明する。ＭＵＳＥ信号入力端子
１１から入力されるアナログ信号であるＭＵＳＥ信号
は、低域通過フィルタ１２に入力され、低域通過フィル
タ１２により所定の周波数、例えば、８．１ＭＨｚに帯
域制限される。低域通過フィルタ１２の出力信号である
帯域制限されたアナログＭＵＳＥ信号はクランプ回路１
３に入力され、クランプ回路１３において所定の直流電
位が付加される。そして、クランプ回路１３の出力信号
はＡ／Ｄ変換器１４に入力され、例えば、１６．２ＭＨ
ｚのクロックでディジタル信号に変換され、遅延回路１
５に出力される。

【０００４】一方、Ａ／Ｄ変換器１４によりアナログ・
デジタル変換されたディジタルＭＵＳＥ信号は補正信号
生成フィルタ１６にも入力される。補正信号生成フィル
タ１６は係数制御回路１８からの制御情報を基にＡ／Ｄ
変換器１４の出力信号をフィルタリングして、伝送路の
歪みを補正する補正信号を生成する。この補正信号は加
算器１７に入力される。Ａ／Ｄ変換器１４により１６．
２ＭＨｚのクロックでディジタル信号に変換されたディ
ジタルＭＵＳＥ信号は、遅延回路１５において補正信号
生成フィルタ１６の出力信号と位相が合うように遅延さ
れ、加算器１７に出力される。従って、加算器１７では
遅延回路１５の出力信号と補正信号生成フィルタ１６の
出力信号が加算されるので、ＭＵＳＥ信号が補正信号に
よって補正され波形等化されることになる。

【０００５】次に、補正信号の生成と波形等化に付いて
少し詳細に説明する。まず、ＭＵＳＥ信号の垂直ブラン
キング期間にはインパルス信号（以下、ＶＩＴ信号）が
挿入されている。係数制御回路１８は加算器１７から出
力されるＭＵＳＥ信号の垂直ブランキング期間のＶＩＴ
信号を抜き出し、そのＶＩＴ信号値と本来波形等化の目
標とされる理想的なＶＩＴ信号値と比較してその誤差を
算出する。係数制御回路１８は、その誤差値を補正信号
生成フィルタ１６の補正信号生成のための制御情報とし
て用いる。ここで、この補正信号生成フィルタ１６の補
正信号生成のために用いられる制御情報、すなわち補正
信号を生成する際に用いられる演算回路の係数をタップ
係数という。

【０００６】係数制御回路１８は、加算器１７から出力
されるＭＵＳＥ信号を入力すると、まず補正信号生成フ
ィルタ１６の前記タップ係数をリセットする。補正信号
生成フィルタ１６のタップ係数のリセットが完了する
と、係数制御回路１８は、引き続いて加算器１７から出
力されるＭＵＳＥ信号からＶＩＴ信号を抜き出し、その
ＶＩＴ信号値と本来波形等化の目標とされる理想的なＶ
ＩＴ信号値と比較してその誤差を算出する。係数制御回
路１８は、この誤差値がより小さくなるように補正信号
生成フィルタ１６のタップ係数を算出し、補正信号生成
フィルタ１６に出力する。補正信号生成フィルタ１６は
係数制御回路１８から設定されたそのタップ係数の値に
基づき演算を行ない補正信号を生成する。

【０００７】補正信号生成フィルタ１６において生成さ
れた補正信号は遅延回路１５により遅延されたディジタ
ルＭＵＳＥ信号と加算器１７において加算され、再び係
数制御回路１８に入力される。係数制御回路１８はその
ＭＵＳＥ信号に基づき次のタップ係数を算出し、補正信
号生成フィルタ１６が保持するタップ係数の値を更新す
る。

【０００８】このように、デジタルＭＵＳＥ信号の垂直
ブランキング期間に挿入されたインパルス信号を抜き出
して理想値からの誤差を算出することにより補正信号の
生成制御情報を作成する係数制御回路１８と、係数制御
回路１８により算出されたタップ係数に基づき補正信号
を生成する補正信号生成フィルタ１６と、補正信号生成
フィルタ１６により生成された補正信号と入力デジタル
ＭＵＳＥ信号の位相が合致するように入力デジタルＭＵ
ＳＥ信号の位相を遅延する遅延回路１５と、遅延回路１
５から出力されるＭＵＳＥ信号と補正信号生成フィルタ
１６から出力される補正信号を加算する加算器１７とか
ら構成される閉ループによって波形等化が行われる。

【０００９】このような波形等化の演算処理は、前記誤
差が予め定められた設定値より小さくなるまで繰り返さ
れる。そして、波形等化された信号がディジタルＭＵＳ
Ｅ信号出力端子１９から該波形等化回路の出力信号とし
て出力される。

【００１０】

【発明が解決しようとする課題】以上説明したように、
従来の波形等化回路においては、ＭＵＳＥ信号の入力が
連続する限りにおいて、順次波形等化されたディジタル
ＭＵＳＥ信号が出力されることになる。従って、この種
のＭＵＳＥ信号をハイビジョン信号に再生する装置であ
る、例えば、ビデオディスクの再生動作においては、通
常入力信号が連続してインプットされるので従来の波形
等化回路でも波形等化された出力信号がアウトプットさ
れる。しかし、例えば、ビデオディスクの頭だし動作な
どのように、一時的に入力信号が途切れたときには前述
の動作から明らかなように補正信号生成フィルタ１６の
タップ係数がリセットされてしまうので、その後再びＭ
ＵＳＥ信号が入力され係数制御回路１８においてタップ
係数の算出や前記閉ループでの波形等化の演算が開始さ
れても、その演算が完了するまでは波形等化されていな
いディジタルＭＵＳＥ信号が出力端子１９より出力され
てしまうという問題点があった。

【００１１】また、同様に、何等かの原因で装置電源が
切断されてしまったような場合においても、補正信号生
成フィルタ１６のタップ係数はリセットされ、かつ係数
制御回路１８もリセットされてしまうので、再度装置電
源が投入された後に入力されるＭＵＳＥ信号の信号状態
がたとえ電源切断時と同じであったとしても、前述の波
形等化動作が開始され波形等化の処理が完了するまで
は、一時的な入力信号の停止状態のときと同じように、
波形等化されていない出力信号が出力されてしまうとい
う問題点があった。

【００１２】本発明は上記のような問題点を解消するた
めになされたもので、一時的に入力信号が途切れた時、
あるいは装置電源が切断された時などにおいても、波形
等化動作を連続して行うことができ、途切れることなく
波形等化された出力ディジタルＭＵＳＥ信号を出力する
ことの出来る波形等化回路を得ることを目的としてい
る。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に，本発明の第一の発明に係わる波形等化回路は，係数
制御回路によって作成され補正信号生成フィルタの補正
信号生成を制御するための制御情報を記憶する係数記憶
部を備えたことを特徴とする。

【００１４】また、第二の発明に係わる波形等化回路
は、電源切断時においても記憶内容を保持できる係数記
憶部を備えたことを特徴とする。

【００１５】また、第三の発明に係わる波形等化回路
は、前記クランプ回路の出力信号を第一の周波数クロッ
クでアナログ・デジタル変換する第一のＡ／Ｄ変換部
と、第二の周波数クロックでアナログ・デジタル変換す
る第二のＡ／Ｄ変換部とからなるＡ／Ｄ変換器を備え、
第一のＡ／Ｄ変換部の出力信号は前記遅延回路に入力さ
れ、第二のＡ／Ｄ変換部の出力信号は前記補正信号生成
フィルタに入力されると共に、係数制御回路によって作
成され補正信号生成フィルタの補正信号生成を制御する
ための制御情報を記憶する係数記憶部を備えたことを特
徴とする。

【００１６】また、第四の発明に係わる波形等化回路
は、上記第三の発明に係わる波形等化回路と同様の構成
であって、かつ前記係数記憶部は電源切断時においても
記憶内容を保持できることを特徴とする。

【００１７】また、第五の発明に係わる波形等化回路
は、それぞれ異なる複数のＭＵＳＥ信号を入力し、それ
らを切り換えて前記低域通過フィルタに出力する切り替
えスイッチ部と、前記複数のＭＵＳＥ信号に対応する補
正信号生成フィルタの制御情報を記憶する複数の係数記
憶部と、前記係数制御回路からの制御情報を前記切り替
えスイッチ部に連動して前記複数の係数記憶部に切り換
える信号切換回路と、係数制御回路によって作成され補
正信号生成フィルタの補正信号生成を制御するための制
御情報を記憶する係数記憶部とを備えたことを特徴とす
る。

【００１８】また、第六の発明に係わる波形等化回路
は、上記第五の発明に係わる波形等化回路と同様の構成
であって、かつ前記係数記憶部は電源切断時においても
記憶内容を保持できることを特徴とする。

【００１９】また、第七の発明に係わる波形等化回路
は，それぞれ異なる複数のＭＵＳＥ信号を入力し、それ
らを切り換えて前記低域通過フィルタに出力する切り替
えスイッチ部と、前記複数のＭＵＳＥ信号に対応する補
正信号生成フィルタの制御情報を記憶する複数の係数記
憶部と、前記係数制御回路からの制御情報を前記切り替
えスイッチ部に連動して前記複数の係数記憶部に切り換
える信号切換回路と、前記クランプ回路の出力信号を第
一の周波数クロックでアナログ・デジタル変換する第一
のＡ／Ｄ変換部と、第二の周波数クロックでアナログ・
デジタル変換する第二のＡ／Ｄ変換部とからなるＡ／Ｄ
変換器と、係数制御回路によって作成され補正信号生成
フィルタの補正信号生成を制御するための制御情報を記
憶する係数記憶部とを備え、第一のＡ／Ｄ変換部の出力
信号は前記遅延回路に入力され、第二のＡ／Ｄ変換部の
出力信号は前記補正信号生成フィルタに入力されること
を特徴とする。

【００２０】さらに、第八の発明に係わる波形等化回路
は，上記第七の発明に係わる波形等化回路と同様の構成
であって、かつ前記係数記憶部は電源切断時においても
記憶内容を保持できることを特徴とする。

【００２１】

【作用】従って、本発明の波形等化回路によれば波形等
化の演算が行われる毎に、係数制御回路が算出し補正信
号生成フィルタが保持するタップ係数を係数記憶部が記
憶する。また、係数記憶部は電源切断時においても記憶
するタップ係数の内容を保持することができる。そし
て、一時的に入力信号が途切れた場合や装置電源が切断
された時などでも、係数制御回路は係数記憶部に記憶さ
れたタップ係数を読み出し補正信号生成フィルタに送信
するので波形等化動作が途切れない。

【００２２】

【実施例】以下、本発明の好適な実施例を図に基づいて
説明する。図１は本発明の第一実施例に係る波形等化回
路のブロック図である。図１において、本第一実施例の
波形等化回路は、アナログＭＵＳＥ信号を波形等化回路
に入力する入力端子１１と、ＭＵＳＥ信号入力端子１１
からのアナログＭＵＳＥ信号を所定の周波数で帯域制限
する低域通過フィルタ１２と、低域通過フィルタ１２の
出力信号に所定の直流電位を付加するクランプ回路１３
と、クランプ回路１３の出力信号である帯域制限された
アナログＭＵＳＥ信号をディジタル信号に変換するＡ／
Ｄ変換器１４と、Ａ／Ｄ変換器１４の出力信号を遅延さ
せる遅延回路１５と、Ａ／Ｄ変換器１４の出力信号と後
述する係数制御回路１８の出力信号を入力し、係数制御
回路１８の出力信号の制御によりＡ／Ｄ変換器１４の出
力信号をフィルタリングして伝送路の歪みを補正する信
号を生成する補正信号生成フィルタ１６と、補正信号生
成フィルタ１６の出力信号と遅延回路１５の出力信号を
加算する加算器１７と、加算器１７の出力信号から補正
信号生成フィルタ１６を制御する制御信号を出力する係
数制御回路１８と、加算器１７の出力信号を外部に出力
するディジタルＭＵＳＥ信号出力端子１９と、係数制御
回路１８の制御信号を記憶する係数記憶部２０とから構
成されている。

【００２３】次に、上記の通り構成される本第一実施例
の波形等化回路の動作について説明する。ＭＵＳＥ信号
入力端子１１から入力されるアナログ信号であるＭＵＳ
Ｅ信号は、低域通過フィルタ１２に入力され、低域通過
フィルタ１２により所定の周波数、例えば、８．１ＭＨ
ｚに帯域制限される。低域通過フィルタ１２の出力信号
である帯域制限されたアナログＭＵＳＥ信号はクランプ
回路１３に入力され、クランプ回路１３において所定の
直流電位が付加される。そして、クランプ回路１３の出
力信号はＡ／Ｄ変換器１４に入力され、例えば、１６．
２ＭＨｚのクロックでディジタル信号に変換され、遅延
回路１５に出力される。

【００２４】一方、Ａ／Ｄ変換器１４によりアナログ・
デジタル変換されたディジタルＭＵＳＥ信号は補正信号
生成フィルタ１６にも入力される。補正信号生成フィル
タ１６は係数制御回路１８からの制御情報を基にＡ／Ｄ
変換器１４の出力信号をフィルタリングして、伝送路の
歪みを補正する補正信号を生成する。この補正信号は加
算器１７に入力される。

【００２５】Ａ／Ｄ変換器１４により１６．２ＭＨｚの
クロックでディジタル信号に変換されたディジタルＭＵ
ＳＥ信号は、遅延回路１５において補正信号生成フィル
タ１６の出力信号と位相が合うように遅延され、加算器
１７に出力される。従って、加算器１７では遅延回路１
５の出力信号と補正信号生成フィルタ１６の出力信号が
加算されるので、ＭＵＳＥ信号が補正信号によって補正
され波形等化されることになる。

【００２６】以上の動作は従来の波形等化回路に付いて
述べたものと同様である。以下、ＭＵＳＥ信号の入力が
一時的に途切れた場合の、その後の波形等化回路の動作
を中心に、補正信号の生成と波形等化動作について説明
する。

【００２７】まず、係数制御回路１８は加算器１７から
出力されるＭＵＳＥ信号を入力すると、係数記憶部２０
が記憶するタップ係数を読み出し、補正信号生成フィル
タ１６に出力する。補正信号生成フィルタ１６はその係
数記憶部２０から読み出されたタップ係数に基づき補正
信号を生成する。加算器１７は補正信号生成フィルタ１
６において生成された前記補正信号と、遅延回路１５に
より遅延されたディジタルＭＵＳＥ信号とを加算し、再
び係数制御回路１８に入力する。係数制御回路１８は、
そのＭＵＳＥ信号の垂直ブランキング期間のＶＩＴ信号
を抜き出して、そのＶＩＴ信号値と本来波形等化の目標
とされる理想的なＶＩＴ信号値と比較してその誤差を算
出する。

【００２８】この時、誤差が予め定められた設定値より
小さい場合は、波形等化の演算を終了する。すなわち、
ＭＵＳＥ信号の入力が一時的に途切れた場合であって
も、引き続き入力されたＭＵＳＥ信号の状態が途切れる
前の状態と同様であって、しかも、入力されたＭＵＳＥ
信号のＶＩＴ信号値と本来波形等化の目標とされる理想
的なＶＩＴ信号値との誤差が波形等化を必要としないの
であるから、補正信号の生成は必要なく、ＭＵＳＥ信号
はそのまま出力してよいことになる。

【００２９】また、誤差が予め定められた設定値より大
きく、かつ一定の範囲内である場合は、ＭＵＳＥ信号の
入力が一時的に途切れた場合であっても、引き続き入力
されたＭＵＳＥ信号の状態が途切れる前の状態と同様で
あって、しかも、入力されたＭＵＳＥ信号のＶＩＴ信号
値と本来波形等化の目標とされる理想的なＶＩＴ信号値
との誤差が波形等化を必要としているのであるから、係
数記憶部２０に記憶されたタップ係数の値を初期値とし
て波形等化演算を引き続き行なう必要がある。

【００３０】さらに、誤差が予め定められた設定値と比
較し余りにも大きく、引き続き入力されたＭＵＳＥ信号
の状態が途切れる前の状態とはまったく異なっており、
入力信号が切り替わったとみなされる場合は、係数記憶
部２０に記憶されたタップ係数はもはや必要でないの
で、係数制御回路１８は補正信号生成フィルタ１６のタ
ップ係数をリセットして、波形等化動作を最初からやり
直す。

【００３１】上記いずれの場合でも、係数制御回路１８
は一定の時間間隔で加算器１７から出力されるＭＵＳＥ
信号に基づきタップ係数の算出を行い、演算が終了した
時点でのタップ係数の値を補正信号生成フィルタ１６に
設定すると共に、係数記憶部２０に記憶する。

【００３２】そして、係数制御回路１８は前記誤差値が
より小さくなるように補正信号生成フィルタ１６のタッ
プ係数を算出し、補正信号生成フィルタ１６は係数制御
回路１８から設定されたそのタップ係数の値に基づき補
正信号を生成し、この波形等化の演算処理は前記誤差が
予め定められた設定値より小さくなるまで繰り返される
ことは従来と同様である。

【００３３】次に、本発明の第二実施例に係る波形等化
回路について図に基づいて説明する。図２は、本発明の
第二実施例に係る波形等化回路のブロック図である。

【００３４】図２において、本第二実施例の波形等化回
路は、クランプ回路１３の出力信号を第一の周波数クロ
ックでアナログ・デジタル変換する第一のＡ／Ｄ変換器
１４と、第二の周波数クロックでアナログ・デジタル変
換する第二のＡ／Ｄ変換器２１とを備え、第一のＡ／Ｄ
変換器１４の出力信号は遅延回路１５に入力され、第二
のＡ／Ｄ変換器２１の出力信号は補正信号生成フィルタ
１６に入力されている。

【００３５】上記の通り構成される本第二実施例の波形
等化回路の動作について説明する。クランプ回路１３か
ら出力される帯域制限されたアナログＭＵＳＥ信号は、
第一のＡ／Ｄ変換器１４に入力され、例えば１６．２Ｍ
Ｈｚの周波数クロックでアナログ・デジタル変換され、
遅延回路１５に出力される。一方、クランプ回路１３の
出力信号は、第二のＡ／Ｄ変換器２１にも入力され、例
えば３２．４ＭＨｚの周波数クロックでアナログ・デジ
タル変換され、補正信号生成フィルタ１６に出力され
る。その後の動作は前記第一実施例に係る波形等化回路
の動作と同様である。

【００３６】従って、補正信号生成フィルタ１６に入力
されるディジタルＭＵＳＥ信号の情報量は、遅延回路１
５により遅延されて加算器１７に出力されるＭＵＳＥ信
号の２倍であるので、補正信号生成フィルタ１６により
生成される補正信号の精度は２倍良くすることが可能で
ある。

【００３７】次に、本発明の第三実施例に係る波形等化
回路について図に基づいて説明する。図３は、本発明の
第三実施例に係る波形等化回路のブロック図である。

【００３８】図３において、本第三実施例の波形等化回
路は，それぞれ異なるＭＵＳＥ信号を入力する複数の
（複雑化を避けるため、図３では２入力端子として示
す）ＭＵＳＥ信号入力端子１０、１１と、それらを切り
換えてクランプ回路１３に出力する入力切換スイッチ２
２と、複数のＭＵＳＥ信号に対応する補正信号生成フィ
ルタ１６の制御情報を記憶する複数の係数記憶部２０、
２４と、係数制御回路１８からの制御情報を入力切換ス
イッチ２２に連動して複数の係数記憶部２０、２４に切
り換える信号切換回路２３とを備えたことを特徴とす
る。

【００３９】上記の通り構成される本第三実施例の波形
等化回路の動作について説明する。第一のＭＵＳＥ信号
入力端子１０及び第二のＭＵＳＥ信号入力端子１１に入
力されるアナログＭＵＳＥ信号は、入力切換スイッチ２
２に出力され、入力切換スイッチ２２においてどちらか
一方の信号が任意に選択され、クランプ回路１３に出力
される。その後の波形等化動作は前記第一実施例の波形
等化回路で説明した通りであるが、本第三実施例の波形
等化回路では、係数制御回路１８が加算器１７から出力
されるＭＵＳＥ信号を入力した際の係数記憶部が記憶す
るタップ係数の読み出し動作については以下のようにな
る。

【００４０】すなわち、本第三実施例の波形等化回路で
は、複数のＭＵＳＥ信号について波形等化動作を行う必
要があり、また、複数の係数記憶部２０、２４を有して
いるのでその切り替えが必要となる。さらに、本第三実
施例の波形等化回路においては、第一の係数記憶部２０
と第二の係数記憶部２４の切り替え制御を、信号切換回
路２３が行なう。そして、信号切換回路２３は入力切換
スイッチ２２と連動するように構成され、入力切換スイ
ッチ２２が第一のＭＵＳＥ信号入力端子１０を選択して
いるときは、信号切換回路２３は第一の係数記憶部２０
を係数制御回路１８に接続するように動作する。また、
入力切換スイッチ２２が第二のＭＵＳＥ信号入力端子１
１を選択しているときは、信号切換回路２３は第二の係
数記憶部２４を係数制御回路１８に接続するように動作
する。

【００４１】従って、係数制御回路１８は加算器１７か
ら出力される第一のＭＵＳＥ信号を入力すると、入力切
換スイッチ２２に連動する信号切換回路２３を介して第
一の係数記憶部２０に接続され、係数記憶部２０が記憶
するタップ係数を読み出し、補正信号生成フィルタ１６
に出力する。また、入力切換スイッチ２２により入力信
号が切り換えられ第二のＭＵＳＥ信号が入力されると、
係数制御回路１８は加算器１７から出力される第二のＭ
ＵＳＥ信号を入力することになり、入力切換スイッチ２
２に連動する信号切換回路２３を介して第二の係数記憶
部２４に接続され、係数記憶部２４が記憶するタップ係
数を読み出し、補正信号生成フィルタ１６に出力する。
補正信号生成フィルタ１６は、それらの交互に切り換え
られるＭＵＳＥ信号の補正信号を、信号切換回路２３を
介して入力される係数記憶部２０及び２４に記憶された
タップ係数に基づき生成する。

【００４２】さらに、本発明の第四実施例に係る波形等
化回路について図４に基づいて説明する。図４は、本発
明の第四実施例に係る波形等化回路のブロック図であ
る。

【００４３】図４において、本第四実施例の波形等化回
路は，それぞれ異なるＭＵＳＥ信号を入力する複数の
（複雑化を避けるため、図３では２入力端子として示
す）ＭＵＳＥ信号入力端子１０、１１と、それらを切り
換えて低域通過フィルタ１３に出力する入力切換スイッ
チ２２と、複数のＭＵＳＥ信号に対応する補正信号生成
フィルタ１６の制御情報を記憶する複数の係数記憶部２
０、２４と、係数制御回路１８からの制御情報を入力切
換スイッチ２２に連動して複数の係数記憶部２０、２４
に切り換える信号切換回路２３と、クランプ回路１３の
出力信号を第一の周波数クロックでアナログ・デジタル
変換する第一のＡ／Ｄ変換器１４と、第二の周波数クロ
ックでアナログ・デジタル変換する第二のＡ／Ｄ変換器
２１とを備え、第一のＡ／Ｄ変換器１４の出力信号は遅
延回路１５に入力され、第二のＡ／Ｄ変換器２１の出力
信号は補正信号生成フィルタ１６に入力されている。

【００４４】上記の通り構成される第四実施例の波形等
化回路の動作については先に説明した第二及び第三実施
例の波形等化回路の説明から容易に理解可能であるので
ここでは説明を省略する。

【００４５】また、上記第三及び第四実施例の波形等化
回路では入力端子の数を２として説明したが、入力端子
の数が増えても、それらに相当する数の係数記憶部を設
け、入力切換スイッチと信号切換回路を連動させること
により同様の動作を行うことが出来ることも容易に類推
できる。

【００４６】

【発明の効果】以上説明したように、本発明の波形等化
回路によれば，波形等化の演算が行われる毎に係数制御
回路が算出し補正信号生成フィルタが保持するタップ係
数を記憶する係数記憶部を備え、かつ係数記憶部は電源
切断時においても記憶するタップ係数の内容を保持する
ことができるように構成したので、一時的に入力信号が
途切れた場合や装置電源が切断された時などでも、係数
記憶部に記憶されたタップ係数を読み出し補正信号生成
フィルタに送信するので波形等化動作が途切れず、直ち
に波形等化された出力信号を得ることができるという効
果がある。

【図面の簡単な説明】

【図１】本発明の第一実施例に係る波形等化回路のブロ
ック図である。

【図２】本発明の第二実施例に係る波形等化回路のブロ
ック図である。

【図３】本発明の第三実施例に係る波形等化回路のブロ
ック図である。

【図４】本発明の第四実施例に係る波形等化回路のブロ
ック図である。

【図５】従来の波形等化回路のブロック図である。

【符号の説明】

１０、１１ＭＵＳＥ信号入力端子１２低域通過フィルタ１３クランプ回路１４、２１Ａ／Ｄ変換器１５遅延回路１６補正信号生成フィルタ１７加算器１８係数制御回路１９ＭＵＳＥ信号出力端子２０、２４係数記憶部２２入力切換スイッチ２３信号切換回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｎ 7/00 Ａ 9070−5Ｃ 11/08 9187−5Ｃ

Claims

【特許請求の範囲】

【請求項１】ＭＵＳＥ信号を入力し所定の周波数に帯
域制限する低域通過フィルタと、低域通過フィルタの出
力信号に所定の直流電位を印加するクランプ回路と、ク
ランプ回路の出力信号をデジタル信号に変換するＡ／Ｄ
変換器と、Ａ／Ｄ変換器の出力信号を遅延させる遅延回
路と、Ａ／Ｄ変換器の出力信号から伝送路の特性を補正
する信号を生成する補正信号生成フィルタと、補正信号
生成フィルタの出力信号と前記遅延回路の出力信号を加
算する加算器と、加算器の出力信号により前記補正信号
生成フィルタを制御する係数制御回路とから構成される
波形等化回路において、前記補正信号生成フィルタの補正信号生成を制御するた
めの制御情報を記憶する係数記憶部を備えたことを特徴
とする波形等化回路。
【請求項２】請求項１記載の波形等化回路において、前記係数記憶部は電源切断時においても記憶内容を保持
できることを特徴とする波形等化回路。
【請求項３】請求項１記載の波形等化回路において、前記Ａ／Ｄ変換器は、クランプ回路の出力信号を第一の
周波数クロックでアナログ・デジタル変換する第一のＡ
／Ｄ変換部と、第二の周波数クロックでアナログ・デジ
タル変換する第二のＡ／Ｄ変換部とから構成され、該第一のＡ／Ｄ変換部の出力信号は前記遅延回路に入力
され、該第二のＡ／Ｄ変換部の出力信号は前記補正信号
生成フィルタに入力されることを特徴とする波形等化回
路。
【請求項４】請求項３記載の波形等化回路において、前記係数記憶部は電源切断時においても記憶内容を保持
できることを特徴とする波形等化回路。
【請求項５】請求項１記載の波形等化回路において、それぞれ異なる複数のＭＵＳＥ信号を入力し、それらを
切り換えて前記低域通過フィルタに出力する切り替えス
イッチ部と、前記複数のＭＵＳＥ信号に対応する補正信
号生成フィルタの制御情報を記憶する複数の係数記憶部
と、前記係数制御回路からの制御情報を前記切り替えス
イッチ部に連動して前記複数の係数記憶部に切り換える
信号切換回路とを備えたことを特徴とする波形等化回
路。
【請求項６】請求項５記載の波形等化回路において、前記係数記憶部は電源切断時においても記憶内容を保持
できることを特徴とする波形等化回路。
【請求項７】請求項３記載の波形等化回路において、それぞれ異なる複数のＭＵＳＥ信号を入力し、それらを
切り換えて前記低域通過フィルタに出力する切り替えス
イッチ部と、前記複数のＭＵＳＥ信号に対応する補正信
号生成フィルタの制御情報を記憶する複数の係数記憶部
と、前記係数制御回路からの制御情報を前記切り替えス
イッチ部に連動して前記複数の係数記憶部に切り換える
信号切換回路とを備えたことを特徴とする波形等化回
路。
【請求項８】請求項７記載の波形等化回路において、前記係数記憶部は電源切断時においても記憶内容を保持
できることを特徴とする波形等化回路。