JPH0536829A - 半導体集積回路装置およびそのレイアウト設計方法 - Google Patents
半導体集積回路装置およびそのレイアウト設計方法Info
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- JPH0536829A JPH0536829A JP3189103A JP18910391A JPH0536829A JP H0536829 A JPH0536829 A JP H0536829A JP 3189103 A JP3189103 A JP 3189103A JP 18910391 A JP18910391 A JP 18910391A JP H0536829 A JPH0536829 A JP H0536829A
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
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- H01L2924/301—Electrical effects
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Abstract
(57)【要約】
【目的】 大規模回路ブロックと論理回路素子が混載し
た半導体集積回路装置のレイアウト設計において、電源
接続配線を直線状に形成し、集積度を向上させ、電源ノ
イズを低減し、配置配線の自動化を実現させる。 【構成】 半導体集積回路装置１は１個の大規模回路ブ
ロック３と複数個の論理回路素子４とを含む。大規模回
路ブロック３を囲むようにＶＤＤとＧＮＤ環状電源配線
５と６が配置されている。横方向に延びる環状電源配線
５と６がそれぞれ２本に分割されて配置されている。論
理回路素子４と環状電源配線５，６との間の接続は直線
状のＶＤＤとＧＮＤ支線電源配線７，８によって行なわ
れる。
た半導体集積回路装置のレイアウト設計において、電源
接続配線を直線状に形成し、集積度を向上させ、電源ノ
イズを低減し、配置配線の自動化を実現させる。 【構成】 半導体集積回路装置１は１個の大規模回路ブ
ロック３と複数個の論理回路素子４とを含む。大規模回
路ブロック３を囲むようにＶＤＤとＧＮＤ環状電源配線
５と６が配置されている。横方向に延びる環状電源配線
５と６がそれぞれ２本に分割されて配置されている。論
理回路素子４と環状電源配線５，６との間の接続は直線
状のＶＤＤとＧＮＤ支線電源配線７，８によって行なわ
れる。
Description
【０００１】
【産業上の利用分野】この発明は一般的には半導体集積
回路装置およびそのレイアウト設計方法に関し、特に均
一な高さの論理回路素子（スタンダード・セル）と、そ
れよりも大きな大規模回路ブロックとが混載される半導
体集積回路装置の電源配線構造と、そのレイアウト設計
方法に関するものである。
回路装置およびそのレイアウト設計方法に関し、特に均
一な高さの論理回路素子（スタンダード・セル）と、そ
れよりも大きな大規模回路ブロックとが混載される半導
体集積回路装置の電源配線構造と、そのレイアウト設計
方法に関するものである。
【０００２】
【従来の技術】近年、電子回路装置の進展は急速であ
る。性能、機能の高い電子回路装置を短期間に開発する
傾向はますます加速されている。したがって、このよう
な電子回路装置の短期開発の錠となる半導体集積回路装
置についても短期間に高性能、高機能なものを開発する
必要がある。短期間で半導体集積回路装置を開発するた
めには、その設計において自動配置配線プログラムを用
いるのが一般的である。自動配置配線プログラムを用い
る場合、任意の形状の論理回路素子を取扱うことはプロ
グラムを作成する上で困難である。そのため、論理回路
素子の形状の標準化が図られている。一般的には、配置
配線の対象とされる論理回路素子の高さを一定にする方
法（スタンダード・セル方式）が採用されている。適当
な数の論理回路素子（スタンダード・セル）が横方向に
一列に並べられたものが上下に積重ねられることによ
り、半導体集積回路装置の内部領域が形成される。
る。性能、機能の高い電子回路装置を短期間に開発する
傾向はますます加速されている。したがって、このよう
な電子回路装置の短期開発の錠となる半導体集積回路装
置についても短期間に高性能、高機能なものを開発する
必要がある。短期間で半導体集積回路装置を開発するた
めには、その設計において自動配置配線プログラムを用
いるのが一般的である。自動配置配線プログラムを用い
る場合、任意の形状の論理回路素子を取扱うことはプロ
グラムを作成する上で困難である。そのため、論理回路
素子の形状の標準化が図られている。一般的には、配置
配線の対象とされる論理回路素子の高さを一定にする方
法（スタンダード・セル方式）が採用されている。適当
な数の論理回路素子（スタンダード・セル）が横方向に
一列に並べられたものが上下に積重ねられることによ
り、半導体集積回路装置の内部領域が形成される。
【０００３】大規模集積回路装置（ＬＳＩ）は、最近の
一般的分類方法としてＬＳＩレイアウト設計の面から、
カスタムＬＳＩとセミカスタムＬＳＩとに分類される。
ここで、カスタムＬＳＩとは、ある特定のＬＳＩを設計
するにあたって、ＬＳＩ全体または内部のブロックがそ
のＬＳＩ専用に設計されるものをいう。セミカスタムＬ
ＳＩとは、共通回路として予め設計されているレイアウ
トパターンが登録されたライブラリーを用いて設計され
るものをいう。この定義によれば、上記のスタンダード
・セル方式はセミカスタムＬＳＩの設計方法に分類され
る。
一般的分類方法としてＬＳＩレイアウト設計の面から、
カスタムＬＳＩとセミカスタムＬＳＩとに分類される。
ここで、カスタムＬＳＩとは、ある特定のＬＳＩを設計
するにあたって、ＬＳＩ全体または内部のブロックがそ
のＬＳＩ専用に設計されるものをいう。セミカスタムＬ
ＳＩとは、共通回路として予め設計されているレイアウ
トパターンが登録されたライブラリーを用いて設計され
るものをいう。この定義によれば、上記のスタンダード
・セル方式はセミカスタムＬＳＩの設計方法に分類され
る。
【０００４】スタンダード・セル方式は、標準的な回路
ブロックセルを予め設計してセルライブラリーに登録し
ておき、これを用いてＬＳＩを設計する方式で、セミカ
スタムＬＳＩの設計方法の一種である。各回路ブロック
セルは、ＣＡＤシステムの自動配置配線プログラムによ
り配置される。ライブラリーに登録される標準的な回路
ブロックセルとしてのスタンダード・セルは、通常、単
純な論理ゲートやフリップフロップ等の論理回路が予め
設計されたレイアウトパターンである。これらの標準的
なレイアウトパターンは、一度設計され、シミュレーシ
ョンまたは実験によって正確な動作が検証されると、デ
ータベースに登録される。これにより、セルライブラリ
ーが構成される。また、これらの標準的なレイアウトパ
ターンは幾何学的には高さ一定、幅が可変の形状を有す
る。要するに、スタンダード・セル方式によるＬＳＩの
レイアウト設計は、ライブラリーから標準的なレイアウ
トパターンを取出し、ＣＡＤシステムによって各レイア
ウトパターンの配置と配線を行なうものである。
ブロックセルを予め設計してセルライブラリーに登録し
ておき、これを用いてＬＳＩを設計する方式で、セミカ
スタムＬＳＩの設計方法の一種である。各回路ブロック
セルは、ＣＡＤシステムの自動配置配線プログラムによ
り配置される。ライブラリーに登録される標準的な回路
ブロックセルとしてのスタンダード・セルは、通常、単
純な論理ゲートやフリップフロップ等の論理回路が予め
設計されたレイアウトパターンである。これらの標準的
なレイアウトパターンは、一度設計され、シミュレーシ
ョンまたは実験によって正確な動作が検証されると、デ
ータベースに登録される。これにより、セルライブラリ
ーが構成される。また、これらの標準的なレイアウトパ
ターンは幾何学的には高さ一定、幅が可変の形状を有す
る。要するに、スタンダード・セル方式によるＬＳＩの
レイアウト設計は、ライブラリーから標準的なレイアウ
トパターンを取出し、ＣＡＤシステムによって各レイア
ウトパターンの配置と配線を行なうものである。
【０００５】図２０は、従来のスタンダード・セル方式
による半導体集積回路装置の配置を示す平面図である。
図２０を参照して、半導体集積回路装置１の基板となる
チップの周辺部分には、入力／出力バッファ回路などの
周辺回路２が配置されている。周辺回路２によって囲ま
れたチップの内部領域には、同一の高さを有する論理回
路素子４が複数個、横方向に一列に並ぶように配置され
ている。各論理回路素子４にＶＤＤ電位とＧＮＤ電位と
をそれぞれ供給するために、ＶＤＤとＧＮＤの支線電源
配線７と８が各論理回路素子４に接続されている。ＶＤ
ＤとＧＮＤの幹線電源配線９と１０は、それぞれ支線電
源配線７と８にＶＤＤとＧＮＤの電位を供給するために
チップ内の左右側と中央の部分に配置されている。論理
回路素子４の電源端子は論理回路素子４の左右辺に存在
する。隣接する２つの論理回路素子間の接続は直線上の
電源配線により行なわれる。その結果として、一列の論
理回路素子４に１組の支線電源配線７と８が形成され
る。また、上下に複数個、適宜設けられた支線電源配線
７と８に必要な電力を供給するために、幹線電源配線９
と１０が形成されている。信号配線は図２０においては
省略されているが、論理回路素子４の列の外側の領域、
あるいは論理回路素子４の列の上の領域を用いて比較
的、細い線幅で信号配線は配置されている。さらに、こ
れらの支線電源配線７と８、幹線電源配線９と１０にお
いては、基本的に左右横方向の配線が第１の配線層、上
下縦方向の配線が第２の配線層となるように装置全体で
統一されている。異なる配線層間の接続は、配線層間の
絶縁層の所望の位置に接続孔を形成することによって行
われている。このように電源配線を含めて統一したチッ
プの形成方法を採用することにより、配置配線の自動化
が効果的にかつ容易に達成され得る。
による半導体集積回路装置の配置を示す平面図である。
図２０を参照して、半導体集積回路装置１の基板となる
チップの周辺部分には、入力／出力バッファ回路などの
周辺回路２が配置されている。周辺回路２によって囲ま
れたチップの内部領域には、同一の高さを有する論理回
路素子４が複数個、横方向に一列に並ぶように配置され
ている。各論理回路素子４にＶＤＤ電位とＧＮＤ電位と
をそれぞれ供給するために、ＶＤＤとＧＮＤの支線電源
配線７と８が各論理回路素子４に接続されている。ＶＤ
ＤとＧＮＤの幹線電源配線９と１０は、それぞれ支線電
源配線７と８にＶＤＤとＧＮＤの電位を供給するために
チップ内の左右側と中央の部分に配置されている。論理
回路素子４の電源端子は論理回路素子４の左右辺に存在
する。隣接する２つの論理回路素子間の接続は直線上の
電源配線により行なわれる。その結果として、一列の論
理回路素子４に１組の支線電源配線７と８が形成され
る。また、上下に複数個、適宜設けられた支線電源配線
７と８に必要な電力を供給するために、幹線電源配線９
と１０が形成されている。信号配線は図２０においては
省略されているが、論理回路素子４の列の外側の領域、
あるいは論理回路素子４の列の上の領域を用いて比較
的、細い線幅で信号配線は配置されている。さらに、こ
れらの支線電源配線７と８、幹線電源配線９と１０にお
いては、基本的に左右横方向の配線が第１の配線層、上
下縦方向の配線が第２の配線層となるように装置全体で
統一されている。異なる配線層間の接続は、配線層間の
絶縁層の所望の位置に接続孔を形成することによって行
われている。このように電源配線を含めて統一したチッ
プの形成方法を採用することにより、配置配線の自動化
が効果的にかつ容易に達成され得る。
【０００６】ところで、最近、さらなる性能の向上が強
く要求され、高性能、高機能な半導体集積回路装置を短
期間で開発する必要が生じてきている。このような背景
の下で、これまでのようにすべて同一高さを有する論理
回路素子のみを用いた方法から、ある程度大規模な、ま
とまった機能を有する大規模回路ブロックと同一高さの
論理回路素子とを混載させることにより、半導体集積回
路装置を形成する必要が生じてきている。大規模回路ブ
ロックは予め高い性能を有するように高密度の素子から
構成されている。大規模回路ブロックとして、たとえ
ば、メモリ（ＲＡＭ、ＲＯＭ）、ＰＬＡ、乗算器などを
挙げることができる。このような大規模回路ブロック
は、チップ全体の配置配線を実行する時点では既にその
パターンが形成済みである。また、大規模回路ブロック
において電源系の配線形状や端子位置も既に決定されて
いる。したがって、多くの場合、大規模回路ブロックと
隣接する高さの一定な論理回路素子との電源系の配線は
必ずしも容易ではない。その結果、論理回路素子と大規
模回路ブロックとの電源配線を標準化することはできな
いので、その配線の自動化が困難であった。
く要求され、高性能、高機能な半導体集積回路装置を短
期間で開発する必要が生じてきている。このような背景
の下で、これまでのようにすべて同一高さを有する論理
回路素子のみを用いた方法から、ある程度大規模な、ま
とまった機能を有する大規模回路ブロックと同一高さの
論理回路素子とを混載させることにより、半導体集積回
路装置を形成する必要が生じてきている。大規模回路ブ
ロックは予め高い性能を有するように高密度の素子から
構成されている。大規模回路ブロックとして、たとえ
ば、メモリ（ＲＡＭ、ＲＯＭ）、ＰＬＡ、乗算器などを
挙げることができる。このような大規模回路ブロック
は、チップ全体の配置配線を実行する時点では既にその
パターンが形成済みである。また、大規模回路ブロック
において電源系の配線形状や端子位置も既に決定されて
いる。したがって、多くの場合、大規模回路ブロックと
隣接する高さの一定な論理回路素子との電源系の配線は
必ずしも容易ではない。その結果、論理回路素子と大規
模回路ブロックとの電源配線を標準化することはできな
いので、その配線の自動化が困難であった。
【０００７】図２１は大規模回路ブロックと論理回路素
子とが混載された半導体集積回路装置のレイアウト設計
方法を示すフローチャートである。図２２〜図２４は図
２１に従って半導体集積回路装置の平面的配置を示す平
面図である。これらの図を参照して、従来の半導体集積
回路装置のレイアウト設計方法について説明する。
子とが混載された半導体集積回路装置のレイアウト設計
方法を示すフローチャートである。図２２〜図２４は図
２１に従って半導体集積回路装置の平面的配置を示す平
面図である。これらの図を参照して、従来の半導体集積
回路装置のレイアウト設計方法について説明する。
【０００８】まず、図２１のステップ２０１と図２２を
参照して、半導体集積回路装置の基板となるチップ１の
周辺領域にＩ／Ｏバッファ回路などを含む周辺回路２が
配置される。
参照して、半導体集積回路装置の基板となるチップ１の
周辺領域にＩ／Ｏバッファ回路などを含む周辺回路２が
配置される。
【０００９】次に、図２１のステップ２０２と図２３を
参照して、周辺回路２によって囲まれた内部領域に機能
セルが配置される。機能セルとしては、たとえば、１個
の大規模回路ブロック３と、複数個の高さが一定の論理
回路素子４とが配置される。
参照して、周辺回路２によって囲まれた内部領域に機能
セルが配置される。機能セルとしては、たとえば、１個
の大規模回路ブロック３と、複数個の高さが一定の論理
回路素子４とが配置される。
【００１０】図２１のステップ２０３と図２４を参照し
て、ＶＤＤとＧＮＤの幹線電源配線９と１０、ＶＤＤと
ＧＮＤの支線電源配線７と８が、各論理回路素子４と大
規模回路ブロック３との間を相互に接続するように配置
される。このとき、各論理回路素子４の間には信号配線
１５も配置される。この電源配線や信号配線の配置は自
動配置配線プログラムによって行なわれる。
て、ＶＤＤとＧＮＤの幹線電源配線９と１０、ＶＤＤと
ＧＮＤの支線電源配線７と８が、各論理回路素子４と大
規模回路ブロック３との間を相互に接続するように配置
される。このとき、各論理回路素子４の間には信号配線
１５も配置される。この電源配線や信号配線の配置は自
動配置配線プログラムによって行なわれる。
【００１１】その後、図２１のステップ２０４に示すよ
うに、自動配置配線プログラムによって行なわれた電源
配線と信号配線の配置が所定の条件を満足するかどうか
について判断される。配線の配置が所定の条件を満足し
ない場合、図２１に示されるように、電源配線や信号配
線の配置のやり直し、機能セルの配置のやり直し、Ｉ／
Ｏバッファの配置のやり直しが行なわれる。このように
試行錯誤が繰返されることにより、所定の条件を満足す
るまで電源配線と信号配線の配置が行なわれる。
うに、自動配置配線プログラムによって行なわれた電源
配線と信号配線の配置が所定の条件を満足するかどうか
について判断される。配線の配置が所定の条件を満足し
ない場合、図２１に示されるように、電源配線や信号配
線の配置のやり直し、機能セルの配置のやり直し、Ｉ／
Ｏバッファの配置のやり直しが行なわれる。このように
試行錯誤が繰返されることにより、所定の条件を満足す
るまで電源配線と信号配線の配置が行なわれる。
【００１２】しかしながら、従来のレイアウト設計方法
によれば、自動配置配線プログラムによって電源配線を
配置しようとすると、図２４に示すように太い配線、た
とえばＶＤＤとＧＮＤの幹線電源配線９と１０が折れ曲
がるように配置される。これにより、所定の論理機能を
有する半導体集積回路装置の設計において必要とされる
チップの面積が増大する。このチップ面積の増大をでき
るだけ小さくするためには、マニュアル設計に頼らざる
を得なかった。
によれば、自動配置配線プログラムによって電源配線を
配置しようとすると、図２４に示すように太い配線、た
とえばＶＤＤとＧＮＤの幹線電源配線９と１０が折れ曲
がるように配置される。これにより、所定の論理機能を
有する半導体集積回路装置の設計において必要とされる
チップの面積が増大する。このチップ面積の増大をでき
るだけ小さくするためには、マニュアル設計に頼らざる
を得なかった。
【００１３】また、配線は概略配線と詳細配線に分けて
行なわれるのが普通である。概略配線の段階で信号配線
と電源配線の配置を別々に行なうことは可能である。し
かしながら、詳細配線は信号配線と電源配線の配置を混
合して行なうため、概略配線で電源配線が直線的になる
ように指定したとしても、詳細配線の段階で電源配線の
折れ曲りが生じてしまう。
行なわれるのが普通である。概略配線の段階で信号配線
と電源配線の配置を別々に行なうことは可能である。し
かしながら、詳細配線は信号配線と電源配線の配置を混
合して行なうため、概略配線で電源配線が直線的になる
ように指定したとしても、詳細配線の段階で電源配線の
折れ曲りが生じてしまう。
【００１４】上記のような問題を解決するために、大規
模回路ブロックの周囲に十分幅の広い環状電源配線を設
ける方法が、たとえば特開平２−８２５５２号公報、特
開平２−８６１４５号公報に提案されている。
模回路ブロックの周囲に十分幅の広い環状電源配線を設
ける方法が、たとえば特開平２−８２５５２号公報、特
開平２−８６１４５号公報に提案されている。
【００１５】上記公報の提案に従った半導体集積回路装
置の配置は図２５に示される。図２５を参照して、大規
模回路ブロック３の周囲を囲むように環状電源配線が設
けられている。環状電源配線は、ＶＤＤ電位とＧＮＤ電
位とをそれぞれ供給するためのＶＤＤとＧＮＤの電源配
線５と６から構成されている。
置の配置は図２５に示される。図２５を参照して、大規
模回路ブロック３の周囲を囲むように環状電源配線が設
けられている。環状電源配線は、ＶＤＤ電位とＧＮＤ電
位とをそれぞれ供給するためのＶＤＤとＧＮＤの電源配
線５と６から構成されている。
【００１６】図２６は図２５の破線部分ＸＸＶＩを拡大
して詳細に示す図である。図２６に示すように、ＶＤＤ
の環状電源配線は横方向の第１の配線層からなる第１Ｖ
ＤＤ環状配線５１と、縦方向の第２の配線層からなる第
２ＶＤＤ環状配線５２とから構成される。ＧＮＤの環状
電源配線は、横方向の第１の配線層からなる第１ＧＮＤ
環状配線６１と、縦方向の第２の配線層からなる第２Ｇ
ＮＤ環状配線６２とから構成される。第１ＶＤＤ環状配
線５１と第２ＶＤＤ環状配線５２とは、層間絶縁膜に設
けられた接続孔５３ｂを通じて互いに電気的に接続され
ている。第１ＧＮＤ環状配線６１と第２ＧＮＤ環状配線
６２とは接続孔６３ｂを通じて互いに電気的に接続され
ている。
して詳細に示す図である。図２６に示すように、ＶＤＤ
の環状電源配線は横方向の第１の配線層からなる第１Ｖ
ＤＤ環状配線５１と、縦方向の第２の配線層からなる第
２ＶＤＤ環状配線５２とから構成される。ＧＮＤの環状
電源配線は、横方向の第１の配線層からなる第１ＧＮＤ
環状配線６１と、縦方向の第２の配線層からなる第２Ｇ
ＮＤ環状配線６２とから構成される。第１ＶＤＤ環状配
線５１と第２ＶＤＤ環状配線５２とは、層間絶縁膜に設
けられた接続孔５３ｂを通じて互いに電気的に接続され
ている。第１ＧＮＤ環状配線６１と第２ＧＮＤ環状配線
６２とは接続孔６３ｂを通じて互いに電気的に接続され
ている。
【００１７】論理回路素子４ａ，４ｂには、ＶＤＤ電位
とＧＮＤ電位をそれぞれ供給するためにＶＤＤ端子４７
とＧＮＤ端子４８とが設けられている。論理回路素子４
ａと４ｂの内部では、互いに対向する２つのＶＤＤ端子
４７と４７、ＧＮＤ端子４８と４８は予め第１の配線層
によって接続されている。各ＶＤＤ端子４７には、第１
の配線層からなる横方向の第１ＶＤＤ支線７１が接続さ
れている。各ＧＮＤ端子４８には、第１の配線層からな
る横方向の第１ＧＮＤ支線８１が接続されている。
とＧＮＤ電位をそれぞれ供給するためにＶＤＤ端子４７
とＧＮＤ端子４８とが設けられている。論理回路素子４
ａと４ｂの内部では、互いに対向する２つのＶＤＤ端子
４７と４７、ＧＮＤ端子４８と４８は予め第１の配線層
によって接続されている。各ＶＤＤ端子４７には、第１
の配線層からなる横方向の第１ＶＤＤ支線７１が接続さ
れている。各ＧＮＤ端子４８には、第１の配線層からな
る横方向の第１ＧＮＤ支線８１が接続されている。
【００１８】論理回路素子４ａのＧＮＤ端子４８と第２
ＧＮＤ環状配線６２とは、直線上の第１ＧＮＤ支線８１
によって接続されている。また、論理回路素子４ｂのＶ
ＤＤ端子４７と第１ＶＤＤ環状配線５１とは、直線状の
第１ＶＤＤ支線７１によって接続されている。第１ＧＮ
Ｄ支線８１は接続孔６３ａを通じて第２ＧＮＤ環状配線
６２に接続されている。しかしながら、論理回路素子４
ａのＶＤＤ端子４７と第２ＶＤＤ環状配線５２との接
続、論理回路素子４ｂのＧＮＤ端子４８と第１ＧＮＤ環
状配線６１との接続は、直線状の電源支線によって行な
われていない。すなわち、論理回路素子４ａのＶＤＤ端
子４７に接続された第１ＶＤＤ支線７１は接続孔７３ｂ
を通じて、第２の配線層からなる縦方向の第２ＶＤＤ支
線７２に接続される。この第２ＶＤＤ支線７２は接続孔
７３ａを通じて第１ＶＤＤ支線７１に接続される。この
第１ＶＤＤ支線７１が接続孔５３ａを通じて第２ＶＤＤ
環状配線５２に接続される。一方、論理回路素子４ｂの
ＧＮＤ端子４８に接続された第１ＧＮＤ支線８１は接続
孔８３ｂを通じて、第２の配線層からなる縦方向の第２
ＧＮＤ支線８２に接続される。この第２ＧＮＤ支線８２
は接続孔８３ａを通じて第１ＧＮＤ支線８１に接続され
る。この第１ＧＮＤ支線８１は第１ＧＮＤ環状配線６１
に接続されている。
ＧＮＤ環状配線６２とは、直線上の第１ＧＮＤ支線８１
によって接続されている。また、論理回路素子４ｂのＶ
ＤＤ端子４７と第１ＶＤＤ環状配線５１とは、直線状の
第１ＶＤＤ支線７１によって接続されている。第１ＧＮ
Ｄ支線８１は接続孔６３ａを通じて第２ＧＮＤ環状配線
６２に接続されている。しかしながら、論理回路素子４
ａのＶＤＤ端子４７と第２ＶＤＤ環状配線５２との接
続、論理回路素子４ｂのＧＮＤ端子４８と第１ＧＮＤ環
状配線６１との接続は、直線状の電源支線によって行な
われていない。すなわち、論理回路素子４ａのＶＤＤ端
子４７に接続された第１ＶＤＤ支線７１は接続孔７３ｂ
を通じて、第２の配線層からなる縦方向の第２ＶＤＤ支
線７２に接続される。この第２ＶＤＤ支線７２は接続孔
７３ａを通じて第１ＶＤＤ支線７１に接続される。この
第１ＶＤＤ支線７１が接続孔５３ａを通じて第２ＶＤＤ
環状配線５２に接続される。一方、論理回路素子４ｂの
ＧＮＤ端子４８に接続された第１ＧＮＤ支線８１は接続
孔８３ｂを通じて、第２の配線層からなる縦方向の第２
ＧＮＤ支線８２に接続される。この第２ＧＮＤ支線８２
は接続孔８３ａを通じて第１ＧＮＤ支線８１に接続され
る。この第１ＧＮＤ支線８１は第１ＧＮＤ環状配線６１
に接続されている。
【００１９】このように大規模回路ブロック３の周囲に
幅の広い環状電源配線を設けることにより、大規模回路
ブロックに隣接する多くの論理回路素子の支線電源配線
と環状電源配線との接続は標準化され、容易になる。す
なわち、支線電源配線が直線状に配置される。しかしな
がら、図２６に示すように、一部の支線電源配線は折り
曲げられて配線せざるを得ない。そのため、環状電源配
線を設けるだけでは、電源配線の簡易化や標準化を行な
うことができない部分が残存する。
幅の広い環状電源配線を設けることにより、大規模回路
ブロックに隣接する多くの論理回路素子の支線電源配線
と環状電源配線との接続は標準化され、容易になる。す
なわち、支線電源配線が直線状に配置される。しかしな
がら、図２６に示すように、一部の支線電源配線は折り
曲げられて配線せざるを得ない。そのため、環状電源配
線を設けるだけでは、電源配線の簡易化や標準化を行な
うことができない部分が残存する。
【００２０】図２７は、環状電源配線が設けられた従来
の半導体集積回路装置のもう１つの例を示す平面図であ
る。図２８は図２７の破線部分ＸＸＶＩＩＩを拡大して
示す図である。図２８を参照して、論理回路素子４ａの
ＶＤＤ端子４７と第１ＶＤＤ環状配線５１との接続、論
理回路素子４ｂのＧＮＤ端子４８と第１ＧＮＤ環状配線
６１との接続は、それぞれ直線状の第１ＶＤＤ支線７１
と第１ＧＮＤ支線８１とによって行なわれている。ま
た、論理回路素子４ｂのＶＤＤ端子４７と第２ＶＤＤ環
状配線５２との接続は、接続孔５３ｂを通じて直線状の
第１ＶＤＤ支線７１によって行なわれている。しかしな
がら、論理回路素子４ａのＧＮＤ端子４８と第１ＧＮＤ
環状配線６１との接続は直線状の支線電源配線によって
は行なわれ得ない。すなわち、論理回路素子４ａのＧＮ
Ｄ端子４８に接続された第１ＧＮＤ支線８１は接続孔８
３ａを通じて第２ＧＮＤ支線８２に接続される。この第
２ＧＮＤ支線８２は接続孔８３ｂを通じて第１ＧＮＤ支
線８１に接続されている。このように折れ曲がった配線
を行なうことにより、論理回路素子４ａのＧＮＤ端子４
８は第１ＧＮＤ環状配線６１に接続される。
の半導体集積回路装置のもう１つの例を示す平面図であ
る。図２８は図２７の破線部分ＸＸＶＩＩＩを拡大して
示す図である。図２８を参照して、論理回路素子４ａの
ＶＤＤ端子４７と第１ＶＤＤ環状配線５１との接続、論
理回路素子４ｂのＧＮＤ端子４８と第１ＧＮＤ環状配線
６１との接続は、それぞれ直線状の第１ＶＤＤ支線７１
と第１ＧＮＤ支線８１とによって行なわれている。ま
た、論理回路素子４ｂのＶＤＤ端子４７と第２ＶＤＤ環
状配線５２との接続は、接続孔５３ｂを通じて直線状の
第１ＶＤＤ支線７１によって行なわれている。しかしな
がら、論理回路素子４ａのＧＮＤ端子４８と第１ＧＮＤ
環状配線６１との接続は直線状の支線電源配線によって
は行なわれ得ない。すなわち、論理回路素子４ａのＧＮ
Ｄ端子４８に接続された第１ＧＮＤ支線８１は接続孔８
３ａを通じて第２ＧＮＤ支線８２に接続される。この第
２ＧＮＤ支線８２は接続孔８３ｂを通じて第１ＧＮＤ支
線８１に接続されている。このように折れ曲がった配線
を行なうことにより、論理回路素子４ａのＧＮＤ端子４
８は第１ＧＮＤ環状配線６１に接続される。
【００２１】図２６と図２８に示される環状電源配線５
１，５２，６１，６２は論理回路素子４ａ，４ｂの高さ
とほぼ同一の幅を有する。大規模回路ブロック３の消費
電力は大きいので、十分な電力を供給するために太い幅
を有する電源配線が設けられる。そのため、論理回路素
子に接続される２本の支線電源配線の間隔と環状電源配
線との整合性が取れなくなる。その結果、図２６や図２
８に示されるように論理回路素子と環状電源配線との接
続において折れ曲がった支線電源配線が必要になる。
１，５２，６１，６２は論理回路素子４ａ，４ｂの高さ
とほぼ同一の幅を有する。大規模回路ブロック３の消費
電力は大きいので、十分な電力を供給するために太い幅
を有する電源配線が設けられる。そのため、論理回路素
子に接続される２本の支線電源配線の間隔と環状電源配
線との整合性が取れなくなる。その結果、図２６や図２
８に示されるように論理回路素子と環状電源配線との接
続において折れ曲がった支線電源配線が必要になる。
【００２２】図２９は、環状電源配線が設けられた従来
の半導体集積回路装置のさらに別の例を示す平面図であ
る。図３０は図２９の破線部分ＸＸＸを拡大して示す図
である。図３０を参照して、この従来例では環状電源配
線５１，５２，６１，６２の幅は論理回路素子４の高さ
よりも小さくなっている。また、第１ＶＤＤ環状配線５
１と第１ＧＮＤ環状配線６１の配置は、第１ＶＤＤ支線
７１と第１ＧＮＤ支線８１の配置と逆の関係になってい
る。そのため、論理回路素子４のＶＤＤ端子４７と第１
ＶＤＤ環状配線５１との接続、論理回路素子４のＧＮＤ
端子４８と第１ＧＮＤ環状配線６１との接続がそれぞ
れ、折れ曲がった支線電源配線によって行なわれてい
る。すなわち、ＶＤＤ端子４７に接続された第１ＶＤＤ
支線７１は接続孔７３ｂを通じて第２ＶＤＤ支線７２に
接続されている。この第２ＶＤＤ支線７２は接続孔７３
ａを通じて第１ＶＤＤ支線７１に接続されている。この
ようにして、ＶＤＤ端子４７は第１ＶＤＤ環状配線５１
に接続される。また、ＧＮＤ端子４８に接続された第１
ＧＮＤ支線８１は接続孔８３ａを通じて第２ＧＮＤ支線
８２に接続されている。この第２ＧＮＤ支線８２は接続
孔８３ｂを通じて第１ＧＮＤ支線８１に接続されてい
る。このようにして、ＧＮＤ端子４８は第１ＧＮＤ環状
配線６１に接続されている。
の半導体集積回路装置のさらに別の例を示す平面図であ
る。図３０は図２９の破線部分ＸＸＸを拡大して示す図
である。図３０を参照して、この従来例では環状電源配
線５１，５２，６１，６２の幅は論理回路素子４の高さ
よりも小さくなっている。また、第１ＶＤＤ環状配線５
１と第１ＧＮＤ環状配線６１の配置は、第１ＶＤＤ支線
７１と第１ＧＮＤ支線８１の配置と逆の関係になってい
る。そのため、論理回路素子４のＶＤＤ端子４７と第１
ＶＤＤ環状配線５１との接続、論理回路素子４のＧＮＤ
端子４８と第１ＧＮＤ環状配線６１との接続がそれぞ
れ、折れ曲がった支線電源配線によって行なわれてい
る。すなわち、ＶＤＤ端子４７に接続された第１ＶＤＤ
支線７１は接続孔７３ｂを通じて第２ＶＤＤ支線７２に
接続されている。この第２ＶＤＤ支線７２は接続孔７３
ａを通じて第１ＶＤＤ支線７１に接続されている。この
ようにして、ＶＤＤ端子４７は第１ＶＤＤ環状配線５１
に接続される。また、ＧＮＤ端子４８に接続された第１
ＧＮＤ支線８１は接続孔８３ａを通じて第２ＧＮＤ支線
８２に接続されている。この第２ＧＮＤ支線８２は接続
孔８３ｂを通じて第１ＧＮＤ支線８１に接続されてい
る。このようにして、ＧＮＤ端子４８は第１ＧＮＤ環状
配線６１に接続されている。
【００２３】図３０に示すように、環状電源配線の電位
ごとの配置が支線電源配線の電位ごとの配置と逆の関係
になることによっても、環状電源配線と論理回路素子を
接続するための支線電源配線が折れ曲がる。その結果、
すべての電源配線の配置を簡易化し、標準化することが
できない。
ごとの配置が支線電源配線の電位ごとの配置と逆の関係
になることによっても、環状電源配線と論理回路素子を
接続するための支線電源配線が折れ曲がる。その結果、
すべての電源配線の配置を簡易化し、標準化することが
できない。
【００２４】図２５、図２７、図２９においては、大規
模回路ブロック３と環状電源配線５，６との接続配線の
図示は省略されている。
模回路ブロック３と環状電源配線５，６との接続配線の
図示は省略されている。
【００２５】図３１は、環状電源配線が設けられた従来
の半導体集積回路装置において、特に大規模回路ブロッ
クと環状電源配線との接続を示す平面図である。図３２
は図３１の破線部分ＸＸＸＩＩに着目して示す拡大図で
ある。図３２を参照して、大規模回路ブロック３にはＶ
ＤＤ端子１３とＧＮＤ端子１４とが設けられている。Ｖ
ＤＤ環状電源配線は第１ＶＤＤ環状配線５１と第２ＶＤ
Ｄ環状配線５２とから構成される。第１ＶＤＤ環状配線
５１と第２ＶＤＤ環状配線５２とは接続孔５３ａ，５３
ｂ，５３ｃ，５３ｄを通じて相互に電気的に接続されて
いる。また、ＧＮＤ環状電源配線は第１ＧＮＤ環状配線
６１と第２ＧＮＤ環状配線６２とから構成されている。
第１ＧＮＤ環状配線６１と第２ＧＮＤ環状配線６２とは
接続孔６３ａ，６３ｂ，６３ｃ，６３ｄを通じて相互に
電気的に接続されている。
の半導体集積回路装置において、特に大規模回路ブロッ
クと環状電源配線との接続を示す平面図である。図３２
は図３１の破線部分ＸＸＸＩＩに着目して示す拡大図で
ある。図３２を参照して、大規模回路ブロック３にはＶ
ＤＤ端子１３とＧＮＤ端子１４とが設けられている。Ｖ
ＤＤ環状電源配線は第１ＶＤＤ環状配線５１と第２ＶＤ
Ｄ環状配線５２とから構成される。第１ＶＤＤ環状配線
５１と第２ＶＤＤ環状配線５２とは接続孔５３ａ，５３
ｂ，５３ｃ，５３ｄを通じて相互に電気的に接続されて
いる。また、ＧＮＤ環状電源配線は第１ＧＮＤ環状配線
６１と第２ＧＮＤ環状配線６２とから構成されている。
第１ＧＮＤ環状配線６１と第２ＧＮＤ環状配線６２とは
接続孔６３ａ，６３ｂ，６３ｃ，６３ｄを通じて相互に
電気的に接続されている。
【００２６】大規模回路ブロック３のＶＤＤ端子１３は
ＶＤＤ接続配線１１によって第２ＶＤＤ環状配線５２に
接続されている。ＶＤＤ接続配線１１は接続孔５３ｐ，
５３ｑを通じて第２ＶＤＤ環状配線５２に接続されてい
る。また、大規模回路ブロック３のＧＮＤ端子１４はＧ
ＮＤ接続配線１２によって第２ＧＮＤ環状配線６２に接
続されている。ＧＮＤ接続配線１２は接続孔６３ｐを通
じて第２ＧＮＤ環状配線６２に接続されている。
ＶＤＤ接続配線１１によって第２ＶＤＤ環状配線５２に
接続されている。ＶＤＤ接続配線１１は接続孔５３ｐ，
５３ｑを通じて第２ＶＤＤ環状配線５２に接続されてい
る。また、大規模回路ブロック３のＧＮＤ端子１４はＧ
ＮＤ接続配線１２によって第２ＧＮＤ環状配線６２に接
続されている。ＧＮＤ接続配線１２は接続孔６３ｐを通
じて第２ＧＮＤ環状配線６２に接続されている。
【００２７】一方、論理回路素子４のＶＤＤ端子４７と
第２ＶＤＤ環状配線５２との接続は、横方向に延びる第
１ＶＤＤ支線７１によって行なわれる。また、論理回路
素子４のＧＮＤ端子４８と第２ＧＮＤ環状配線６２との
接続は第１ＧＮＤ支線８１によって行なわれる。第１Ｖ
ＤＤ支線７１は接続孔５３ｅを通じて第２ＶＤＤ環状配
線５２に接続される。第１ＧＮＤ支線は接続孔６３ｅを
通じて第２ＧＮＤ環状配線６２に接続される。
第２ＶＤＤ環状配線５２との接続は、横方向に延びる第
１ＶＤＤ支線７１によって行なわれる。また、論理回路
素子４のＧＮＤ端子４８と第２ＧＮＤ環状配線６２との
接続は第１ＧＮＤ支線８１によって行なわれる。第１Ｖ
ＤＤ支線７１は接続孔５３ｅを通じて第２ＶＤＤ環状配
線５２に接続される。第１ＧＮＤ支線は接続孔６３ｅを
通じて第２ＧＮＤ環状配線６２に接続される。
【００２８】このように、論理回路素子４と環状電源配
線との接続は、大規模回路ブロック３と環状電源配線と
の接続と同様に、横方向に延びる支線電源配線７１，８
１によって行なわれる。そのため、論理回路素子４の位
置と大規模回路ブロック３のＶＤＤ，ＧＮＤ端子１３，
１４の位置との関係によっては、環状電源配線と大規模
回路ブロックとの接続配線の形状が複雑となる場合があ
る。すなわち、図３２に示されるように、大規模回路ブ
ロック３のＶＤＤ端子１３と第２ＶＤＤ環状配線５２と
の接続において、ＶＤＤ接続配線１１の形状が複雑とな
っている。これにより、大規模回路ブロックと環状電源
配線との接続配線が直線状に配置されない場合がある。
その結果、環状電源配線と大規模回路ブロックとの接続
配線の配置を標準化することができない。
線との接続は、大規模回路ブロック３と環状電源配線と
の接続と同様に、横方向に延びる支線電源配線７１，８
１によって行なわれる。そのため、論理回路素子４の位
置と大規模回路ブロック３のＶＤＤ，ＧＮＤ端子１３，
１４の位置との関係によっては、環状電源配線と大規模
回路ブロックとの接続配線の形状が複雑となる場合があ
る。すなわち、図３２に示されるように、大規模回路ブ
ロック３のＶＤＤ端子１３と第２ＶＤＤ環状配線５２と
の接続において、ＶＤＤ接続配線１１の形状が複雑とな
っている。これにより、大規模回路ブロックと環状電源
配線との接続配線が直線状に配置されない場合がある。
その結果、環状電源配線と大規模回路ブロックとの接続
配線の配置を標準化することができない。
【００２９】
【発明が解決しようとする課題】従来の半導体集積回路
装置において電源配線は以上のように構成されていたの
で、論理回路素子にＶＤＤ電位とＧＮＤ電位とを供給す
るために、環状電源配線に接続される支線電源配線を直
線状に形成することができないという問題点があった。
また、大規模回路ブロックと環状電源配線との接続にお
いて、その接続配線を直線状に形成することができない
という問題点があった。そのため、電源配線の配置を簡
易化し、標準化することが困難であった。
装置において電源配線は以上のように構成されていたの
で、論理回路素子にＶＤＤ電位とＧＮＤ電位とを供給す
るために、環状電源配線に接続される支線電源配線を直
線状に形成することができないという問題点があった。
また、大規模回路ブロックと環状電源配線との接続にお
いて、その接続配線を直線状に形成することができない
という問題点があった。そのため、電源配線の配置を簡
易化し、標準化することが困難であった。
【００３０】上記のような場合、一般の信号配線に比べ
て広い幅を有する支線電源配線が複雑に折れ曲がった状
態で形成されるので、半導体集積回路装置の集積度を低
下させる。また、支線電源配線のインピーダンスを上昇
させる結果として、電源ノイズの増加を招く。さらに、
支線電源配線や、大規模回路ブロックと環状電源配線と
の接続配線を一定の形状で形成することができないの
で、種々の論理回路ブロックの配置と電源配線等の配置
を自動化することが益々困難になるという問題点を招い
ている。
て広い幅を有する支線電源配線が複雑に折れ曲がった状
態で形成されるので、半導体集積回路装置の集積度を低
下させる。また、支線電源配線のインピーダンスを上昇
させる結果として、電源ノイズの増加を招く。さらに、
支線電源配線や、大規模回路ブロックと環状電源配線と
の接続配線を一定の形状で形成することができないの
で、種々の論理回路ブロックの配置と電源配線等の配置
を自動化することが益々困難になるという問題点を招い
ている。
【００３１】そこで、この発明の目的は上述の問題点を
解消することであり、接続配線や支線電源配線をできる
だけ直線状に形成して集積度を向上させ、電源ノイズを
低減し、容易に配置配線の自動化を実現することが可能
な半導体集積回路装置とそのレイアウト設計方法を提供
することである。
解消することであり、接続配線や支線電源配線をできる
だけ直線状に形成して集積度を向上させ、電源ノイズを
低減し、容易に配置配線の自動化を実現することが可能
な半導体集積回路装置とそのレイアウト設計方法を提供
することである。
【００３２】
【課題を解決するための手段】この発明の第１の局面に
従った半導体集積回路装置は、第１の論理回路ブロック
と、第２の論理回路ブロックと、環状電源供給線と、電
源接続線とを備える。第１の論理回路ブロックは基板に
配置されている。第２の論理回路ブロックは基板に配置
され、第１の論理回路ブロックよりも小さい。環状電源
供給線は第１の論理回路ブロックを囲むように基板に配
置されている。環状電源供給線は第１の電源供給線と第
２の電源供給線とを含む。第１の電源供給線は第１の方
向に延びる。第２の電源供給線は第１の方向に交差する
第２の方向に延び、第１の電源供給線に接続されてい
る。第１の電源供給線は、第１の方向に延び、かつ複数
本に分割された配線部分を含む。電源接続線は第２の論
理回路ブロックと環状電源供給線とを接続し、かつ第１
の方向に延びるように基板に配置されている。
従った半導体集積回路装置は、第１の論理回路ブロック
と、第２の論理回路ブロックと、環状電源供給線と、電
源接続線とを備える。第１の論理回路ブロックは基板に
配置されている。第２の論理回路ブロックは基板に配置
され、第１の論理回路ブロックよりも小さい。環状電源
供給線は第１の論理回路ブロックを囲むように基板に配
置されている。環状電源供給線は第１の電源供給線と第
２の電源供給線とを含む。第１の電源供給線は第１の方
向に延びる。第２の電源供給線は第１の方向に交差する
第２の方向に延び、第１の電源供給線に接続されてい
る。第１の電源供給線は、第１の方向に延び、かつ複数
本に分割された配線部分を含む。電源接続線は第２の論
理回路ブロックと環状電源供給線とを接続し、かつ第１
の方向に延びるように基板に配置されている。
【００３３】この発明の第２の局面に従った半導体集積
回路装置は、第１の論理回路ブロックと、第２の論理回
路ブロックと、環状電源供給線と、第１の電源接続線
と、第２の電源接続線とを備える。第１の論理回路ブロ
ックは基板に配置されている。第２の論理回路ブロック
は基板に配置され、第１の論理回路ブロックよりも小さ
い。環状電源供給線は第１の論理回路ブロックを囲むよ
うに基板に配置されている。環状電源供給線は第１の電
源供給線と第２の電源供給線とを含む。第１の電源供給
線は第１の方向に延びる。第２の電源供給線は第１の方
向に交差する第２の方向に延び、第１の電源供給線に接
続されている。第１の電源接続線は第１の論理回路ブロ
ックと第１の電源供給線とを接続し、かつ第２の方向に
延びるように基板に配置されている。第２の電源接続線
は第２の論理回路ブロックと第２の電源供給線とを接続
し、かつ第１の方向に延びるように基板に配置されてい
る。
回路装置は、第１の論理回路ブロックと、第２の論理回
路ブロックと、環状電源供給線と、第１の電源接続線
と、第２の電源接続線とを備える。第１の論理回路ブロ
ックは基板に配置されている。第２の論理回路ブロック
は基板に配置され、第１の論理回路ブロックよりも小さ
い。環状電源供給線は第１の論理回路ブロックを囲むよ
うに基板に配置されている。環状電源供給線は第１の電
源供給線と第２の電源供給線とを含む。第１の電源供給
線は第１の方向に延びる。第２の電源供給線は第１の方
向に交差する第２の方向に延び、第１の電源供給線に接
続されている。第１の電源接続線は第１の論理回路ブロ
ックと第１の電源供給線とを接続し、かつ第２の方向に
延びるように基板に配置されている。第２の電源接続線
は第２の論理回路ブロックと第２の電源供給線とを接続
し、かつ第１の方向に延びるように基板に配置されてい
る。
【００３４】この発明の第３の局面に従った半導体集積
回路装置のレイアウト設計方法によれば、まず、第１の
論理回路ブロックが基板に配置される。第１の論理回路
ブロックよりも小さい第２の論理回路ブロックが基板に
配置される。環状電源供給線が第１の論理回路ブロック
を囲むように基板に配置される。この環状電源供給線
は、第１の方向に延びる第１の電源供給線と、第１の方
向に交差する第２の方向に延び、第１の電源供給線に接
続された第２の電源供給線とを含むように配置される。
また、第１の電源供給線が、第１の方向に延び、かつ複
数本に分割された配線部分を含むように、環状電源供給
線が配置される。第２の論理回路ブロックと環状電源供
給線とを接続し、かつ第１の方向に延びるように電源接
続線が基板に配置される。
回路装置のレイアウト設計方法によれば、まず、第１の
論理回路ブロックが基板に配置される。第１の論理回路
ブロックよりも小さい第２の論理回路ブロックが基板に
配置される。環状電源供給線が第１の論理回路ブロック
を囲むように基板に配置される。この環状電源供給線
は、第１の方向に延びる第１の電源供給線と、第１の方
向に交差する第２の方向に延び、第１の電源供給線に接
続された第２の電源供給線とを含むように配置される。
また、第１の電源供給線が、第１の方向に延び、かつ複
数本に分割された配線部分を含むように、環状電源供給
線が配置される。第２の論理回路ブロックと環状電源供
給線とを接続し、かつ第１の方向に延びるように電源接
続線が基板に配置される。
【００３５】この発明の第４の局面に従った半導体集積
回路装置のレイアウト設計方法によれば、第１の論理回
路ブロックが基板に配置される。第１の論理回路ブロッ
クよりも小さい第２の論理回路ブロックが基板に配置さ
れる。環状電源供給線が第１の論理回路ブロックを囲む
ように基板に配置される。この環状電源供給線は、第１
の方向に延びる第１の電源供給線と、第１の方向に交差
する第２の方向に延び、第１の電源供給線に接続された
第２の電源供給線とを含むように配置される。電源接続
線が、第２の論理回路ブロックと第１の環状電源供給線
とを接続し、かつ第１の方向に延びるように基板に配置
される。電源接続線は、第１の電源供給線と整列するよ
うに配置される。
回路装置のレイアウト設計方法によれば、第１の論理回
路ブロックが基板に配置される。第１の論理回路ブロッ
クよりも小さい第２の論理回路ブロックが基板に配置さ
れる。環状電源供給線が第１の論理回路ブロックを囲む
ように基板に配置される。この環状電源供給線は、第１
の方向に延びる第１の電源供給線と、第１の方向に交差
する第２の方向に延び、第１の電源供給線に接続された
第２の電源供給線とを含むように配置される。電源接続
線が、第２の論理回路ブロックと第１の環状電源供給線
とを接続し、かつ第１の方向に延びるように基板に配置
される。電源接続線は、第１の電源供給線と整列するよ
うに配置される。
【００３６】
【作用】この発明の第１の局面と第３の局面において
は、第１の電源供給線は、第１の方向に延び、複数本に
分割された配線部分を含んでいる。そのため、第２の論
理回路ブロックと環状電源供給線との接続において、電
源接続線が複数本の配線部分のいずれかに整列するよう
に配置され得る。また、第１の電源供給線が複数本に分
割されているので、その分割された配線部分の間の領域
に延びるように電源接続線を配置することができる。し
たがって、第２の論理回路ブロックと環状電源供給線と
を接続する電源接続線が第１の方向に沿って直線状に延
びるように配置され得る。これにより、電源接続線の形
状を単純にすることができる。また、電源接続線の配線
長を短くすることができる。
は、第１の電源供給線は、第１の方向に延び、複数本に
分割された配線部分を含んでいる。そのため、第２の論
理回路ブロックと環状電源供給線との接続において、電
源接続線が複数本の配線部分のいずれかに整列するよう
に配置され得る。また、第１の電源供給線が複数本に分
割されているので、その分割された配線部分の間の領域
に延びるように電源接続線を配置することができる。し
たがって、第２の論理回路ブロックと環状電源供給線と
を接続する電源接続線が第１の方向に沿って直線状に延
びるように配置され得る。これにより、電源接続線の形
状を単純にすることができる。また、電源接続線の配線
長を短くすることができる。
【００３７】この発明の第２の局面においては、第１の
論理回路ブロックと環状電源供給線との接続において、
第１の電源接続線は第２の方向に延びるように配置され
る。また、第２の論理回路ブロックと環状電源供給線と
の接続において、第２の電源接続線は第１の方向に延び
るように配置される。そのため、第１の電源接続線は第
２の電源接続線と異なる方向に延びるように配置されて
いるので、直線状に配置され得る。これにより、第１の
電源接続線の形状が単純になる。
論理回路ブロックと環状電源供給線との接続において、
第１の電源接続線は第２の方向に延びるように配置され
る。また、第２の論理回路ブロックと環状電源供給線と
の接続において、第２の電源接続線は第１の方向に延び
るように配置される。そのため、第１の電源接続線は第
２の電源接続線と異なる方向に延びるように配置されて
いるので、直線状に配置され得る。これにより、第１の
電源接続線の形状が単純になる。
【００３８】この発明の第４の局面においては、第１の
電源供給線と電源接続線とが整列するように配置され
る。そのため、第２の論理回路ブロックと環状電源供給
線との接続において、電源接続線が直線状に第１の方向
に延びるように配置される。したがって、電源接続線の
形状が単純になる。電源接続線の配線長が短くなる。
電源供給線と電源接続線とが整列するように配置され
る。そのため、第２の論理回路ブロックと環状電源供給
線との接続において、電源接続線が直線状に第１の方向
に延びるように配置される。したがって、電源接続線の
形状が単純になる。電源接続線の配線長が短くなる。
【００３９】以上のことから、この発明においては電源
接続線が直線状に配置されることにより、電源接続線が
占有する面積を低減することができる。また、電源接続
線の配線長が短くなるので、配線インピーダンスが低く
なる。その結果として、電源ノイズを低減させることが
できる。さらに、半導体集積回路装置のレイアウト全体
において、電源接続線が直線状に配置され、単純な構造
にされるので、半導体集積回路装置のレイアウト設計に
おいて配置配線の自動化が容易に達成され得る。これら
のことから、短期間で高性能、高機能な半導体集積回路
装置を得ることができる。
接続線が直線状に配置されることにより、電源接続線が
占有する面積を低減することができる。また、電源接続
線の配線長が短くなるので、配線インピーダンスが低く
なる。その結果として、電源ノイズを低減させることが
できる。さらに、半導体集積回路装置のレイアウト全体
において、電源接続線が直線状に配置され、単純な構造
にされるので、半導体集積回路装置のレイアウト設計に
おいて配置配線の自動化が容易に達成され得る。これら
のことから、短期間で高性能、高機能な半導体集積回路
装置を得ることができる。
【００４０】
【実施例】図１はこの発明の一実施例による半導体集積
回路装置のレイアウト設計方法を示すフローチャートで
ある。図２〜図５は図１のフローチャートに従って半導
体集積回路装置の配置を示す平面図である。これらの図
を参照して本発明の半導体集積回路装置のレイアウト設
計方法の概略について説明する。
回路装置のレイアウト設計方法を示すフローチャートで
ある。図２〜図５は図１のフローチャートに従って半導
体集積回路装置の配置を示す平面図である。これらの図
を参照して本発明の半導体集積回路装置のレイアウト設
計方法の概略について説明する。
【００４１】まず、図１のステップ１０１と図２を参照
して、半導体集積回路装置の基板となるチップ１の周辺
領域にＩ／Ｏバッファを含む周辺回路２が配置される。
して、半導体集積回路装置の基板となるチップ１の周辺
領域にＩ／Ｏバッファを含む周辺回路２が配置される。
【００４２】図１のステップ１０２と図３を参照して、
機能セルが周辺回路２によって囲まれた領域に配置され
る。機能セルとしては、たとえば１個の大規模回路ブロ
ック３と複数個の同一高さを有する論理回路素子４とが
配置される。また、大規模回路ブロック３を囲むように
環状電源配線が形成される。この環状電源配線はＶＤＤ
環状電源配線５とＧＮＤ環状電源配線６とによって構成
される。図３に示されるように、ＶＤＤ環状電源配線５
とＧＮＤ環状電源配線６において横方向に延びる電源配
線がそれぞれ２本に分割されている。大規模回路ブロッ
ク３とＶＤＤ環状電源配線５、ＧＮＤ環状電源配線６と
は、それぞれＶＤＤ接続配線２１、ＧＮＤ接続配線２２
によって電気的に接続されている。
機能セルが周辺回路２によって囲まれた領域に配置され
る。機能セルとしては、たとえば１個の大規模回路ブロ
ック３と複数個の同一高さを有する論理回路素子４とが
配置される。また、大規模回路ブロック３を囲むように
環状電源配線が形成される。この環状電源配線はＶＤＤ
環状電源配線５とＧＮＤ環状電源配線６とによって構成
される。図３に示されるように、ＶＤＤ環状電源配線５
とＧＮＤ環状電源配線６において横方向に延びる電源配
線がそれぞれ２本に分割されている。大規模回路ブロッ
ク３とＶＤＤ環状電源配線５、ＧＮＤ環状電源配線６と
は、それぞれＶＤＤ接続配線２１、ＧＮＤ接続配線２２
によって電気的に接続されている。
【００４３】図１のステップ１０３と図４に示すよう
に、ＶＤＤ幹線電源配線９とＧＮＤ幹線電源配線１０と
がチップ内の左右側と中央部の領域に配置される。幹線
電源配線９と１０、環状電源配線５と６のそれぞれに接
続するように、ＶＤＤ支線電源配線７とＧＮＤ支線電源
配線８とが横方向に直線状に延びるように配置される。
に、ＶＤＤ幹線電源配線９とＧＮＤ幹線電源配線１０と
がチップ内の左右側と中央部の領域に配置される。幹線
電源配線９と１０、環状電源配線５と６のそれぞれに接
続するように、ＶＤＤ支線電源配線７とＧＮＤ支線電源
配線８とが横方向に直線状に延びるように配置される。
【００４４】図１のステップ１０４と図５に示すよう
に、各論理回路素子４の間に信号配線１５が配置され
る。
に、各論理回路素子４の間に信号配線１５が配置され
る。
【００４５】このようにＶＤＤ接続配線２１とＧＮＤ接
続配線２２とが支線電源配線７と８の延びる方向と異な
る縦方向に延びるように配置される。また、後述するよ
うに、環状電源配線６の一部が分割されているので、環
状電源配線５，６と論理回路素子４との接続において支
線電源配線７と８が横方向に延びるように配置される。
その結果、接続配線２１，２２と支線電源配線７，８が
折れ曲がるように配置されることはない。これにより、
支線電源配線や接続配線の占有する面積が低減する。言
い換えれば、所定の論理機能を有する半導体集積回路装
置のレイアウト設計において必要なチップの面積を減少
させることができる。このことは、レイアウト設計の初
期の段階で、必要なチップ面積を見積もることが容易と
なる。
続配線２２とが支線電源配線７と８の延びる方向と異な
る縦方向に延びるように配置される。また、後述するよ
うに、環状電源配線６の一部が分割されているので、環
状電源配線５，６と論理回路素子４との接続において支
線電源配線７と８が横方向に延びるように配置される。
その結果、接続配線２１，２２と支線電源配線７，８が
折れ曲がるように配置されることはない。これにより、
支線電源配線や接続配線の占有する面積が低減する。言
い換えれば、所定の論理機能を有する半導体集積回路装
置のレイアウト設計において必要なチップの面積を減少
させることができる。このことは、レイアウト設計の初
期の段階で、必要なチップ面積を見積もることが容易と
なる。
【００４６】また、図１の破線で示されるループ処理、
すなわち試行錯誤の繰返し処理を削減することができ
る。このことは、半導体集積回路装置のレイアウト設計
において配置配線の自動化を容易にする。
すなわち試行錯誤の繰返し処理を削減することができ
る。このことは、半導体集積回路装置のレイアウト設計
において配置配線の自動化を容易にする。
【００４７】図６は、本発明の一実施例による半導体集
積回路装置の配置を示す平面図である。図７は、図６の
破線部分ＶＩＩを拡大して示す図である。これらの図を
参照して、ＶＤＤ環状電源配線５は第１ＶＤＤ環状配線
５１ａ，５１ｂと第２ＶＤＤ環状配線５２とから構成さ
れる。ＧＮＤ環状電源配線６は第１ＧＮＤ環状配線６１
ａ，６１ｂと第２ＧＮＤ環状配線６２とから構成され
る。第１ＶＤＤ環状配線５１ａ，５１ｂと第１ＧＮＤ環
状配線６１ａ，６１ｂは第１の配線層からなり、横方向
に延びるように配置されている。第２ＶＤＤ環状配線５
２は第２の配線層からなり、縦方向に延びるように配置
されている。第２ＧＮＤ環状配線６２は第２の配線層か
らなり、縦方向に延びるように配置されている。第１Ｖ
ＤＤ環状配線５１ａは接続孔５３ｂを通じて第２ＶＤＤ
環状配線５２に電気的に接続されている。第１ＶＤＤ環
状配線５１ｂは接続孔５３ｃを通じて第２ＶＤＤ環状配
線５２に接続されている。第１ＧＮＤ環状配線６１ａは
接続孔６３ａを通じて第２ＧＮＤ環状配線６２に電気的
に接続されている。第１ＧＮＤ環状配線６１ｂは接続孔
６３ｃを通じて第２ＧＮＤ環状配線６２に接続されてい
る。このように横方向に延びるＶＤＤとＧＮＤの環状電
源配線がそれぞれ、二分割されている。
積回路装置の配置を示す平面図である。図７は、図６の
破線部分ＶＩＩを拡大して示す図である。これらの図を
参照して、ＶＤＤ環状電源配線５は第１ＶＤＤ環状配線
５１ａ，５１ｂと第２ＶＤＤ環状配線５２とから構成さ
れる。ＧＮＤ環状電源配線６は第１ＧＮＤ環状配線６１
ａ，６１ｂと第２ＧＮＤ環状配線６２とから構成され
る。第１ＶＤＤ環状配線５１ａ，５１ｂと第１ＧＮＤ環
状配線６１ａ，６１ｂは第１の配線層からなり、横方向
に延びるように配置されている。第２ＶＤＤ環状配線５
２は第２の配線層からなり、縦方向に延びるように配置
されている。第２ＧＮＤ環状配線６２は第２の配線層か
らなり、縦方向に延びるように配置されている。第１Ｖ
ＤＤ環状配線５１ａは接続孔５３ｂを通じて第２ＶＤＤ
環状配線５２に電気的に接続されている。第１ＶＤＤ環
状配線５１ｂは接続孔５３ｃを通じて第２ＶＤＤ環状配
線５２に接続されている。第１ＧＮＤ環状配線６１ａは
接続孔６３ａを通じて第２ＧＮＤ環状配線６２に電気的
に接続されている。第１ＧＮＤ環状配線６１ｂは接続孔
６３ｃを通じて第２ＧＮＤ環状配線６２に接続されてい
る。このように横方向に延びるＶＤＤとＧＮＤの環状電
源配線がそれぞれ、二分割されている。
【００４８】一方、論理回路素子４ａ，４ｂにはＶＤＤ
電位とＧＮＤ電位を供給するためにＶＤＤ端子４７とＧ
ＮＤ端子４８が設けられている。各論理回路素子４ａ，
４ｂの内部においては、互いに対向する２つのＶＤＤ端
子４７と４７、２つのＧＮＤ端子４８と４８は相互に接
続されている。論理回路素子４ａのＶＤＤ端子４７と第
２ＶＤＤ環状配線５２とは第１ＶＤＤ支線７１によって
接続されている。第１ＶＤＤ支線７１は第１の配線層か
らなり、横方向に延びるように形成されている。この第
１ＶＤＤ支線７１は接続孔５３ａを通じて第２ＶＤＤ環
状配線５２に接続されている。論理回路素子４ａのＧＮ
Ｄ端子４８と第２ＧＮＤ環状配線６２とは第１ＧＮＤ支
線８１によって接続されている。第１ＧＮＤ支線８１は
第１の配線層からなり、横方向に延びるように形成され
ている。第１ＧＮＤ支線８１は接続孔６３ｂを通じて第
２ＧＮＤ環状配線６２に接続されている。論理回路素子
４ｂのＧＮＤ端子４８と第１ＧＮＤ環状配線６１ｂと
は、第１ＧＮＤ支線８１によって接続されている。論理
回路素子４ｂのＶＤＤ端子４７と第１ＶＤＤ環状配線５
１ｂとは第１ＶＤＤ支線７１によって接続されている。
電位とＧＮＤ電位を供給するためにＶＤＤ端子４７とＧ
ＮＤ端子４８が設けられている。各論理回路素子４ａ，
４ｂの内部においては、互いに対向する２つのＶＤＤ端
子４７と４７、２つのＧＮＤ端子４８と４８は相互に接
続されている。論理回路素子４ａのＶＤＤ端子４７と第
２ＶＤＤ環状配線５２とは第１ＶＤＤ支線７１によって
接続されている。第１ＶＤＤ支線７１は第１の配線層か
らなり、横方向に延びるように形成されている。この第
１ＶＤＤ支線７１は接続孔５３ａを通じて第２ＶＤＤ環
状配線５２に接続されている。論理回路素子４ａのＧＮ
Ｄ端子４８と第２ＧＮＤ環状配線６２とは第１ＧＮＤ支
線８１によって接続されている。第１ＧＮＤ支線８１は
第１の配線層からなり、横方向に延びるように形成され
ている。第１ＧＮＤ支線８１は接続孔６３ｂを通じて第
２ＧＮＤ環状配線６２に接続されている。論理回路素子
４ｂのＧＮＤ端子４８と第１ＧＮＤ環状配線６１ｂと
は、第１ＧＮＤ支線８１によって接続されている。論理
回路素子４ｂのＶＤＤ端子４７と第１ＶＤＤ環状配線５
１ｂとは第１ＶＤＤ支線７１によって接続されている。
【００４９】以上のように、複数本に分割された第１Ｖ
ＤＤ環状配線５１ａ，５１ｂと第１ＧＮＤ環状配線６１
ａ，６１ｂとを設けることによって、論理回路素子の端
子と環状電源配線との接続が直線状に延びる支線配線を
用いて行なわれ得る。
ＤＤ環状配線５１ａ，５１ｂと第１ＧＮＤ環状配線６１
ａ，６１ｂとを設けることによって、論理回路素子の端
子と環状電源配線との接続が直線状に延びる支線配線を
用いて行なわれ得る。
【００５０】図８は、図７に対応して示す電源配線の接
続構造の別の実施例の拡大図である。図７においては、
各ＧＮＤ端子４８が論理回路素子４ａと４ｂとの間で互
いに向かい合うように配置されている。しかしながら、
図８においては、各ＧＮＤ端子４８は論理回路素子４ａ
と４ｂのそれぞれ上部に配置されている。このように論
理回路素子４ａと４ｂにおいてＶＤＤとＧＮＤの端子４
７，４８の配置が異なったとしても、図８に示すよう
に、ＶＤＤとＧＮＤの端子４７，４８と環状電源配線と
の接続は、直線状に延びる第１ＶＤＤ支線７１と第１Ｇ
ＮＤ支線８１とによって行なわれ得る。
続構造の別の実施例の拡大図である。図７においては、
各ＧＮＤ端子４８が論理回路素子４ａと４ｂとの間で互
いに向かい合うように配置されている。しかしながら、
図８においては、各ＧＮＤ端子４８は論理回路素子４ａ
と４ｂのそれぞれ上部に配置されている。このように論
理回路素子４ａと４ｂにおいてＶＤＤとＧＮＤの端子４
７，４８の配置が異なったとしても、図８に示すよう
に、ＶＤＤとＧＮＤの端子４７，４８と環状電源配線と
の接続は、直線状に延びる第１ＶＤＤ支線７１と第１Ｇ
ＮＤ支線８１とによって行なわれ得る。
【００５１】図９は、図７に対応して示す電源配線の接
続構造のさらに別の実施例の拡大図である。図７におい
ては、ＶＤＤ環状電源配線とＧＮＤ環状電源配線のいず
れにおいても、２本に分割された第１ＶＤＤ環状配線５
１ａ，５１ｂと第１ＧＮＤ環状配線６１ａ，６１ｂとが
配置されている。これに対して、図９に示すように、Ｖ
ＤＤ電源配線においてのみ、２本に分割された第１ＶＤ
Ｄ環状配線５１ａと５１ｂが配置されている。このよう
に２つの電位を供給する環状電源配線の一方のみが複数
本に分割されたとしても、本発明の効果は発揮され得
る。すなわち、環状電源配線と論理回路素子の各端子と
の接続において第１ＶＤＤ支線７１と第１ＧＮＤ支線８
１とが直線状に延びるように配置され得る。
続構造のさらに別の実施例の拡大図である。図７におい
ては、ＶＤＤ環状電源配線とＧＮＤ環状電源配線のいず
れにおいても、２本に分割された第１ＶＤＤ環状配線５
１ａ，５１ｂと第１ＧＮＤ環状配線６１ａ，６１ｂとが
配置されている。これに対して、図９に示すように、Ｖ
ＤＤ電源配線においてのみ、２本に分割された第１ＶＤ
Ｄ環状配線５１ａと５１ｂが配置されている。このよう
に２つの電位を供給する環状電源配線の一方のみが複数
本に分割されたとしても、本発明の効果は発揮され得
る。すなわち、環状電源配線と論理回路素子の各端子と
の接続において第１ＶＤＤ支線７１と第１ＧＮＤ支線８
１とが直線状に延びるように配置され得る。
【００５２】図１０は、図８の実施例に対応し、異なる
箇所での電源配線の接続構造を拡大して示す図である。
図１０に示される電源配線の接続構造は図８と同様であ
るのでその説明は省略する。
箇所での電源配線の接続構造を拡大して示す図である。
図１０に示される電源配線の接続構造は図８と同様であ
るのでその説明は省略する。
【００５３】図１１は、図９の実施例に対応し、異なる
箇所での電源配線の接続構造を拡大して示す図である。
図１１に示される電源配線の接続構造は図９に示される
ものと同様であるのでその説明を省略する。
箇所での電源配線の接続構造を拡大して示す図である。
図１１に示される電源配線の接続構造は図９に示される
ものと同様であるのでその説明を省略する。
【００５４】図１２は、電源配線の接続構造の別の実施
例を示す拡大図である。図１２に示すように、第１ＶＤ
Ｄ環状配線５１は２つに分岐した第１ＶＤＤ環状配線部
分５１ｃと５１ｄを有する。第１ＶＤＤ環状配線部分５
１ｃは接続孔５３ｂを通じて第２ＶＤＤ環状配線５２に
接続されている。第１ＶＤＤ環状配線部分５１ｄは接続
孔５３ｃを通じて第２ＶＤＤ環状配線５２に接続されて
いる。第２ＶＤＤ環状配線５２は第１ＶＤＤ環状配線部
分５１ｃ，５１ｄとの接続部を越えて縦方向に延びるよ
うに配置されている。第２ＶＤＤ環状配線５２の延長さ
れた部分と論理回路素子４のＶＤＤ端子４７とが第１Ｖ
ＤＤ支線７１によって接続されている。第１ＶＤＤ支線
７１は接続孔５３ａを通じて第２ＶＤＤ環状配線５２に
接続されている。論理回路素子４のＧＮＤ端子４８と第
２ＧＮＤ環状配線６２との接続は第１ＧＮＤ支線８１に
よって行なわれている。第１ＧＮＤ支線８１は接続孔６
３ｂを通じて第２ＧＮＤ環状配線６２に接続されてい
る。この接続は、２つに分岐された第１ＶＤＤ環状配線
部分５１ｃと５１ｄとの間の領域において行なわれてい
る。このようにして、論理回路素子の各端子と環状電源
配線との接続において支線電源配線７１，８１が直線状
に延びるように配置され得る。
例を示す拡大図である。図１２に示すように、第１ＶＤ
Ｄ環状配線５１は２つに分岐した第１ＶＤＤ環状配線部
分５１ｃと５１ｄを有する。第１ＶＤＤ環状配線部分５
１ｃは接続孔５３ｂを通じて第２ＶＤＤ環状配線５２に
接続されている。第１ＶＤＤ環状配線部分５１ｄは接続
孔５３ｃを通じて第２ＶＤＤ環状配線５２に接続されて
いる。第２ＶＤＤ環状配線５２は第１ＶＤＤ環状配線部
分５１ｃ，５１ｄとの接続部を越えて縦方向に延びるよ
うに配置されている。第２ＶＤＤ環状配線５２の延長さ
れた部分と論理回路素子４のＶＤＤ端子４７とが第１Ｖ
ＤＤ支線７１によって接続されている。第１ＶＤＤ支線
７１は接続孔５３ａを通じて第２ＶＤＤ環状配線５２に
接続されている。論理回路素子４のＧＮＤ端子４８と第
２ＧＮＤ環状配線６２との接続は第１ＧＮＤ支線８１に
よって行なわれている。第１ＧＮＤ支線８１は接続孔６
３ｂを通じて第２ＧＮＤ環状配線６２に接続されてい
る。この接続は、２つに分岐された第１ＶＤＤ環状配線
部分５１ｃと５１ｄとの間の領域において行なわれてい
る。このようにして、論理回路素子の各端子と環状電源
配線との接続において支線電源配線７１，８１が直線状
に延びるように配置され得る。
【００５５】図１３は、環状電源配線の一部分が分岐し
た構造の別の実施例を示す拡大図である。図１３に示す
ように、論理回路素子４のＶＤＤ端子４７とＧＮＤ端子
４８の配置、第１ＶＤＤ環状配線５１と第１ＧＮＤ環状
配線６１の配置がそれぞれ図１２に示されるものと逆に
なっている。このような場合においても、第１ＶＤＤ環
状配線５１のみを２つに分岐させることにより、第１Ｖ
ＤＤ支線７１と第１ＧＮＤ支線８１を直線状に配置する
ことができる。
た構造の別の実施例を示す拡大図である。図１３に示す
ように、論理回路素子４のＶＤＤ端子４７とＧＮＤ端子
４８の配置、第１ＶＤＤ環状配線５１と第１ＧＮＤ環状
配線６１の配置がそれぞれ図１２に示されるものと逆に
なっている。このような場合においても、第１ＶＤＤ環
状配線５１のみを２つに分岐させることにより、第１Ｖ
ＤＤ支線７１と第１ＧＮＤ支線８１を直線状に配置する
ことができる。
【００５６】図１４は、本発明の半導体集積回路装置の
レイアウト設計方法の別の実施例に従った電源配線の配
置を示す部分拡大図である。図１４に示すように、ＶＤ
Ｄ環状電源配線５１，５２とＧＮＤ環状電源配線６１，
６２の幅は論理回路素子４の高さに比べて小さい。この
ような場合、環状電源配線を複数本に分割したり、分岐
させることなく、論理回路素子４のＶＤＤ端子４７とＧ
ＮＤ端子４８とがそれぞれ、第１ＶＤＤ環状配線５１と
第１ＧＮＤ環状配線６１に整合するように配置されれば
よい。これにより、第１ＶＤＤ支線７１と第１ＧＮＤ支
線８１とがそれぞれ、第１ＶＤＤ環状配線５１と第１Ｇ
ＮＤ環状配線６１に整列するように配置され得る。その
結果、第１ＶＤＤ支線７１と第１ＧＮＤ支線８１とが直
線状に配置され得る。
レイアウト設計方法の別の実施例に従った電源配線の配
置を示す部分拡大図である。図１４に示すように、ＶＤ
Ｄ環状電源配線５１，５２とＧＮＤ環状電源配線６１，
６２の幅は論理回路素子４の高さに比べて小さい。この
ような場合、環状電源配線を複数本に分割したり、分岐
させることなく、論理回路素子４のＶＤＤ端子４７とＧ
ＮＤ端子４８とがそれぞれ、第１ＶＤＤ環状配線５１と
第１ＧＮＤ環状配線６１に整合するように配置されれば
よい。これにより、第１ＶＤＤ支線７１と第１ＧＮＤ支
線８１とがそれぞれ、第１ＶＤＤ環状配線５１と第１Ｇ
ＮＤ環状配線６１に整列するように配置され得る。その
結果、第１ＶＤＤ支線７１と第１ＧＮＤ支線８１とが直
線状に配置され得る。
【００５７】図１５は、図１４の実施例に対応し、論理
回路素子の各端子と環状電源配線の配置を変更した場合
の平面的配置を示す部分拡大図である。図１５に示すよ
うに、ＶＤＤ端子４７とＧＮＤ端子４８の配置、第１Ｖ
ＤＤ環状配線５１と第１ＧＮＤ環状配線６１の配置が図
１４に示されるものと異なっている。図１６は、本発明
の半導体集積回路装置のさらに別の実施例を示す平面図
である。図１７は、図１６の破線部分ＸＶＩＩを拡大し
て示す図である。図１６を参照して、ＶＤＤ環状電源配
線５とＧＮＤ環状電源配線６は、横方向と縦方向のいず
れにおいても２本に分割されている。図１７に示すよう
に、ＶＤＤ環状電源配線５は、第１ＶＤＤ環状配線５１
ａ，５１ｂと第２ＶＤＤ環状配線５２ｅ，５２ｆとから
構成される。ＧＮＤ環状電源配線６は、第１ＧＮＤ環状
配線６１ａ，６１ｂと第２ＧＮＤ環状電源配線６２ｅ，
６２ｆとから構成される。第１ＶＤＤ環状配線５１ａは
接続孔５３ｄと５３ｇを通じて、それぞれ第２ＶＤＤ環
状配線５２ｅと５２ｆに電気的に接続されている。第１
ＶＤＤ環状配線５１ｂは接続孔５３ｅと５３ｈを通じ
て、第２ＶＤＤ環状配線５２ｅと５２ｆのそれぞれに電
気的に接続されている。第１ＧＮＤ環状配線６１ａは接
続孔６３ａと６３ｆを通じてそれぞれ、第２ＧＮＤ環状
配線６２ｅと６２ｆとに電気的に接続されている。第１
ＧＮＤ環状配線６１ｂは接続孔６３ｃと６３ｈを通じて
それぞれ、第２ＧＮＤ環状配線６２ｅと６２ｆとに電気
的に接続されている。
回路素子の各端子と環状電源配線の配置を変更した場合
の平面的配置を示す部分拡大図である。図１５に示すよ
うに、ＶＤＤ端子４７とＧＮＤ端子４８の配置、第１Ｖ
ＤＤ環状配線５１と第１ＧＮＤ環状配線６１の配置が図
１４に示されるものと異なっている。図１６は、本発明
の半導体集積回路装置のさらに別の実施例を示す平面図
である。図１７は、図１６の破線部分ＸＶＩＩを拡大し
て示す図である。図１６を参照して、ＶＤＤ環状電源配
線５とＧＮＤ環状電源配線６は、横方向と縦方向のいず
れにおいても２本に分割されている。図１７に示すよう
に、ＶＤＤ環状電源配線５は、第１ＶＤＤ環状配線５１
ａ，５１ｂと第２ＶＤＤ環状配線５２ｅ，５２ｆとから
構成される。ＧＮＤ環状電源配線６は、第１ＧＮＤ環状
配線６１ａ，６１ｂと第２ＧＮＤ環状電源配線６２ｅ，
６２ｆとから構成される。第１ＶＤＤ環状配線５１ａは
接続孔５３ｄと５３ｇを通じて、それぞれ第２ＶＤＤ環
状配線５２ｅと５２ｆに電気的に接続されている。第１
ＶＤＤ環状配線５１ｂは接続孔５３ｅと５３ｈを通じ
て、第２ＶＤＤ環状配線５２ｅと５２ｆのそれぞれに電
気的に接続されている。第１ＧＮＤ環状配線６１ａは接
続孔６３ａと６３ｆを通じてそれぞれ、第２ＧＮＤ環状
配線６２ｅと６２ｆとに電気的に接続されている。第１
ＧＮＤ環状配線６１ｂは接続孔６３ｃと６３ｈを通じて
それぞれ、第２ＧＮＤ環状配線６２ｅと６２ｆとに電気
的に接続されている。
【００５８】論理回路素子４ａのＶＤＤ端子４７と第２
ＶＤＤ環状配線５２ｅ，５２ｆとは、第１ＶＤＤ支線７
１によって接続されている。第１ＶＤＤ支線７１は接続
孔５３ｃ，５３ｆを通じて、それぞれ第２ＶＤＤ環状配
線５２ｅ，５２ｆに電気的に接続されている。論理回路
素子４ａのＧＮＤ端子４８と第２ＧＮＤ環状配線６２
ｅ，６２ｆとは第１ＧＮＤ支線８１によって接続されて
いる。第１ＧＮＤ支線８１は接続孔６３ｂと６３ｇとを
通じてそれぞれ、第２ＧＮＤ環状配線６２ｅと６２ｆと
に電気的に接続されている。論理回路素子４ｂのＧＮＤ
端子４８と第１ＧＮＤ環状配線６１ｂとは第１ＧＮＤ支
線８１によって接続されている。論理回路素子４ｂのＶ
ＤＤ端子４７と第１ＶＤＤ環状配線５１ｂとは第１ＶＤ
Ｄ支線７１によって接続されている。
ＶＤＤ環状配線５２ｅ，５２ｆとは、第１ＶＤＤ支線７
１によって接続されている。第１ＶＤＤ支線７１は接続
孔５３ｃ，５３ｆを通じて、それぞれ第２ＶＤＤ環状配
線５２ｅ，５２ｆに電気的に接続されている。論理回路
素子４ａのＧＮＤ端子４８と第２ＧＮＤ環状配線６２
ｅ，６２ｆとは第１ＧＮＤ支線８１によって接続されて
いる。第１ＧＮＤ支線８１は接続孔６３ｂと６３ｇとを
通じてそれぞれ、第２ＧＮＤ環状配線６２ｅと６２ｆと
に電気的に接続されている。論理回路素子４ｂのＧＮＤ
端子４８と第１ＧＮＤ環状配線６１ｂとは第１ＧＮＤ支
線８１によって接続されている。論理回路素子４ｂのＶ
ＤＤ端子４７と第１ＶＤＤ環状配線５１ｂとは第１ＶＤ
Ｄ支線７１によって接続されている。
【００５９】論理回路素子４ｃのＶＤＤ端子５７と第１
ＶＤＤ環状配線５１ａ，５１ｂとは第２ＶＤＤ支線７２
によって接続されている。第２ＶＤＤ支線７２は第２の
配線層からなり、縦方向に延びるように形成されてい
る。この第２ＶＤＤ支線７２は接続孔５３ａと５３ｂを
通じてそれぞれ、第１ＶＤＤ環状配線５１ａと５１ｂに
電気的に接続されている。論理回路素子４ｃのＧＮＤ端
子５８と第１ＧＮＤ環状配線６１ａ，６１ｂとは第２Ｇ
ＮＤ支線８２によって接続されている。第２ＧＮＤ支線
８２は第２の配線層からなり、縦方向に延びるように形
成されている。この第２ＧＮＤ支線８２は接続孔６３ｄ
と６３ｅとを通じて、それぞれ、第１ＧＮＤ環状配線６
１ａと６１ｂとに電気的に接続されている。論理回路素
子４ｄのＧＮＤ端子５８と第２ＧＮＤ環状配線６２ｆと
は第２ＧＮＤ支線８２によって接続されている。論理回
路素子４ｄのＶＤＤ端子５７と第２ＶＤＤ環状配線５２
ｆとは第２ＶＤＤ支線７２によって接続されている。
ＶＤＤ環状配線５１ａ，５１ｂとは第２ＶＤＤ支線７２
によって接続されている。第２ＶＤＤ支線７２は第２の
配線層からなり、縦方向に延びるように形成されてい
る。この第２ＶＤＤ支線７２は接続孔５３ａと５３ｂを
通じてそれぞれ、第１ＶＤＤ環状配線５１ａと５１ｂに
電気的に接続されている。論理回路素子４ｃのＧＮＤ端
子５８と第１ＧＮＤ環状配線６１ａ，６１ｂとは第２Ｇ
ＮＤ支線８２によって接続されている。第２ＧＮＤ支線
８２は第２の配線層からなり、縦方向に延びるように形
成されている。この第２ＧＮＤ支線８２は接続孔６３ｄ
と６３ｅとを通じて、それぞれ、第１ＧＮＤ環状配線６
１ａと６１ｂとに電気的に接続されている。論理回路素
子４ｄのＧＮＤ端子５８と第２ＧＮＤ環状配線６２ｆと
は第２ＧＮＤ支線８２によって接続されている。論理回
路素子４ｄのＶＤＤ端子５７と第２ＶＤＤ環状配線５２
ｆとは第２ＶＤＤ支線７２によって接続されている。
【００６０】このように縦方向と横方向の両方の環状電
源配線を複数本に分割することにより、横方向と縦方向
に延びる支線電源配線の両者が直線状に延びるように配
置され得る。
源配線を複数本に分割することにより、横方向と縦方向
に延びる支線電源配線の両者が直線状に延びるように配
置され得る。
【００６１】図１８は、この発明の一実施例による大規
模回路ブロックと環状電源配線との接続構造を示す概略
平面図である。図１８を参照して、大規模回路ブロック
３のＶＤＤ端子１３と第１ＶＤＤ環状配線５１とはＶＤ
Ｄ接続配線２１によって接続されている。また、大規模
回路ブロック３のＧＮＤ端子１４と第１ＧＮＤ環状配線
６１とはＧＮＤ接続配線２２によって接続されている。
ＶＤＤ接続配線２１は第２の配線層からなり、接続孔５
３ｐを通じて第１ＶＤＤ環状配線５１に電気的に接続さ
れている。ＧＮＤ接続配線２２は第２の配線層からな
り、接続孔６３ｐを通じて第１ＧＮＤ環状配線６１に接
続されている。
模回路ブロックと環状電源配線との接続構造を示す概略
平面図である。図１８を参照して、大規模回路ブロック
３のＶＤＤ端子１３と第１ＶＤＤ環状配線５１とはＶＤ
Ｄ接続配線２１によって接続されている。また、大規模
回路ブロック３のＧＮＤ端子１４と第１ＧＮＤ環状配線
６１とはＧＮＤ接続配線２２によって接続されている。
ＶＤＤ接続配線２１は第２の配線層からなり、接続孔５
３ｐを通じて第１ＶＤＤ環状配線５１に電気的に接続さ
れている。ＧＮＤ接続配線２２は第２の配線層からな
り、接続孔６３ｐを通じて第１ＧＮＤ環状配線６１に接
続されている。
【００６２】一方、論理回路素子４のＶＤＤ端子４７と
第２ＶＤＤ環状配線５２とは第１ＶＤＤ支線７１によっ
て接続されている。論理回路素子４のＧＮＤ端子４８と
第２ＧＮＤ環状配線６２とは第１ＧＮＤ支線８１によっ
て接続されている。第１ＶＤＤ支線７１は接続孔５３ｅ
を通じて第２ＶＤＤ環状配線５２に電気的に接続されて
いる。第１ＧＮＤ支線８１は接続孔６３ｅを通じて第２
ＧＮＤ環状配線６２に電気的に接続されている。
第２ＶＤＤ環状配線５２とは第１ＶＤＤ支線７１によっ
て接続されている。論理回路素子４のＧＮＤ端子４８と
第２ＧＮＤ環状配線６２とは第１ＧＮＤ支線８１によっ
て接続されている。第１ＶＤＤ支線７１は接続孔５３ｅ
を通じて第２ＶＤＤ環状配線５２に電気的に接続されて
いる。第１ＧＮＤ支線８１は接続孔６３ｅを通じて第２
ＧＮＤ環状配線６２に電気的に接続されている。
【００６３】ＶＤＤとＧＮＤ接続配線２１と２２は縦方
向に延びるように配置されている。これに対して、第１
ＶＤＤ支線７１と第１ＧＮＤ支線８１とは横方向に延び
るように配置されている。これにより、大規模回路ブロ
ック３と環状電源配線との接続において、接続配線２１
と２２が直線状に延びるように配置され得る。
向に延びるように配置されている。これに対して、第１
ＶＤＤ支線７１と第１ＧＮＤ支線８１とは横方向に延び
るように配置されている。これにより、大規模回路ブロ
ック３と環状電源配線との接続において、接続配線２１
と２２が直線状に延びるように配置され得る。
【００６４】図１９は、大規模回路ブロックと環状電源
配線との接続構造の別の実施例を示す概略平面図であ
る。図１９に示すように、ＶＤＤ接続配線２１のみが縦
方向に延びるように配置されている。このように外側に
位置する第１ＶＤＤ環状配線５１と大規模回路ブロック
３のＶＤＤ端子１３とを接続するＶＤＤ接続配線２１の
みが、第１ＶＤＤ支線７１と第１ＧＮＤ支線８１の延び
る方向と異なる方向に延びるように配置されてもよい。
これにより、外側に位置する環状電源配線と大規模回路
ブロックとの接続において、接続配線を直線状に配置す
ることができる。
配線との接続構造の別の実施例を示す概略平面図であ
る。図１９に示すように、ＶＤＤ接続配線２１のみが縦
方向に延びるように配置されている。このように外側に
位置する第１ＶＤＤ環状配線５１と大規模回路ブロック
３のＶＤＤ端子１３とを接続するＶＤＤ接続配線２１の
みが、第１ＶＤＤ支線７１と第１ＧＮＤ支線８１の延び
る方向と異なる方向に延びるように配置されてもよい。
これにより、外側に位置する環状電源配線と大規模回路
ブロックとの接続において、接続配線を直線状に配置す
ることができる。
【００６５】
【発明の効果】以上のように、この発明によれば、環状
電源供給線に接続される電源接続線を直線状に配置する
ことができる。これにより、電源接続線によって占有さ
れる面積を低減することが可能になる。また、電源接続
線の配線長が短くなるので、配線インピーダンスを低く
することができる。その結果として、電源ノイズを低減
させることができる。さらに、半導体集積回路装置全体
において電源接続線が直線状に単純な構造に統一される
ので、レイアウト設計において配置配線の自動化が容易
に達成され得る。
電源供給線に接続される電源接続線を直線状に配置する
ことができる。これにより、電源接続線によって占有さ
れる面積を低減することが可能になる。また、電源接続
線の配線長が短くなるので、配線インピーダンスを低く
することができる。その結果として、電源ノイズを低減
させることができる。さらに、半導体集積回路装置全体
において電源接続線が直線状に単純な構造に統一される
ので、レイアウト設計において配置配線の自動化が容易
に達成され得る。
【００６６】これらのことから、短期間で高性能、高機
能な半導体集積回路装置を得ることができる。
能な半導体集積回路装置を得ることができる。
【図１】この発明の一実施例による半導体集積回路装置
のレイアウト設計方法を示すフローチャートである。
のレイアウト設計方法を示すフローチャートである。
【図２】この発明の一実施例による半導体集積回路装置
のレイアウト設計方法の第１工程による配置を示す平面
図である。
のレイアウト設計方法の第１工程による配置を示す平面
図である。
【図３】この発明の一実施例による半導体集積回路装置
のレイアウト設計方法の第２工程による配置を示す平面
図である。
のレイアウト設計方法の第２工程による配置を示す平面
図である。
【図４】この発明の一実施例による半導体集積回路装置
のレイアウト設計方法の第３工程による配置を示す平面
図である。
のレイアウト設計方法の第３工程による配置を示す平面
図である。
【図５】この発明の一実施例による半導体集積回路装置
のレイアウト設計方法の第４工程による配置を示す平面
図である。
のレイアウト設計方法の第４工程による配置を示す平面
図である。
【図６】この発明の第１実施例による半導体集積回路装
置の配置を示す平面図である。
置の配置を示す平面図である。
【図７】図６の破線部分ＶＩＩを拡大して示す部分拡大
図である。
図である。
【図８】図７に対応して電源配線の接続構造の第１実施
例の別のタイプを示す部分拡大図である。
例の別のタイプを示す部分拡大図である。
【図９】図７に対応して電源配線の接続構造の第１実施
例のさらに別のタイプを示す部分拡大図である。
例のさらに別のタイプを示す部分拡大図である。
【図１０】図８の実施例に対応し、異なる箇所での電源
配線の接続構造を示す部分拡大図である。
配線の接続構造を示す部分拡大図である。
【図１１】図９の実施例に対応し、異なる箇所での電源
配線の接続構造を示す部分拡大図である。
配線の接続構造を示す部分拡大図である。
【図１２】この発明の第２実施例による電源配線の接続
構造を拡大して示す部分拡大図である。
構造を拡大して示す部分拡大図である。
【図１３】図１２に対応し、電源配線の接続構造の第２
実施例の別のタイプを示す部分拡大図である。
実施例の別のタイプを示す部分拡大図である。
【図１４】この発明の半導体集積回路装置のレイアウト
設計方法の１つの実施例によって得られる電源配線の接
続構造を示す部分拡大図である。
設計方法の１つの実施例によって得られる電源配線の接
続構造を示す部分拡大図である。
【図１５】図１４に対応し、この発明の半導体集積回路
装置のレイアウト設計方法のもう１つの実施例によって
得られる電源配線の接続構造を示す部分拡大図である。
装置のレイアウト設計方法のもう１つの実施例によって
得られる電源配線の接続構造を示す部分拡大図である。
【図１６】この発明の第３実施例による半導体集積回路
装置の配置を示す平面図である。
装置の配置を示す平面図である。
【図１７】図１６の破線部分ＸＶＩＩを拡大して示す部
分拡大図である。
分拡大図である。
【図１８】この発明の第４実施例による半導体集積回路
装置の配置を示す概略平面図である。
装置の配置を示す概略平面図である。
【図１９】図１８に対応し、この発明の第４実施例の別
のタイプを示す概略平面図である。
のタイプを示す概略平面図である。
【図２０】従来のスタンダード・セル方式によって得ら
れた同一高さの論理回路素子のみから構成された半導体
集積回路装置の配置を示す平面図である。
れた同一高さの論理回路素子のみから構成された半導体
集積回路装置の配置を示す平面図である。
【図２１】従来の半導体集積回路装置のレイアウト設計
方法を示すフローチャートである。
方法を示すフローチャートである。
【図２２】従来の半導体集積回路装置のレイアウト設計
方法の第１工程による配置を示す平面図である。
方法の第１工程による配置を示す平面図である。
【図２３】従来の半導体集積回路装置のレイアウト設計
方法の第２工程による配置を示す平面図である。
方法の第２工程による配置を示す平面図である。
【図２４】従来の半導体集積回路装置のレイアウト設計
方法の第３工程による配置を示す平面図である。
方法の第３工程による配置を示す平面図である。
【図２５】従来の半導体集積回路装置の１つの配置の例
を示す平面図である。
を示す平面図である。
【図２６】図２５の破線部分ＸＸＶＩを拡大して示す部
分拡大図である。
分拡大図である。
【図２７】従来の半導体集積回路装置のもう１つの配置
の例を示す平面図である。
の例を示す平面図である。
【図２８】図２７の破線部分ＸＸＶＩＩＩを拡大して示
す部分拡大図である。
す部分拡大図である。
【図２９】従来の半導体集積回路装置のさらに別の配置
例を示す平面図である。
例を示す平面図である。
【図３０】図２９の破線部分ＸＸＸを拡大して示す部分
拡大図である。
拡大図である。
【図３１】従来の半導体集積回路装置のさらに別の配置
例を示す平面図である。
例を示す平面図である。
【図３２】図３１の破線部分ＸＸＸＩＩを拡大して示す
部分拡大図である。
部分拡大図である。
１ 半導体集積回路装置（チップ）
３ 大規模回路ブロック
４ 論理回路素子
５ ＶＤＤ環状電源配線
６ ＧＮＤ環状電源配線
７ ＶＤＤ支線電源配線
８ ＧＮＤ支線電源配線
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 橋爪 毅
兵庫県伊丹市瑞原４丁目１番地 三菱電機
株式会社エル・エス・アイ研究所内
(72)発明者 菰池 達紀
兵庫県伊丹市瑞原４丁目１番地 三菱電機
株式会社エル・エス・アイ研究所内
Claims (4)
- 【請求項１】 論理機能単位ごとに予め設計された大き
さの異なる複数個の論理回路ブロックを有する半導体集
積回路装置であって、 基板に配置された第１の論理回路ブロックと、 前記基板に配置され、前記第１の論理回路ブロックより
も小さい第２の論理回路ブロックと、 第１の方向に延びる第１の電源供給線と、前記第１の方
向に交差する第２の方向に延び、前記第１の電源供給線
に接続された第２の電源供給線とを含み、かつ前記第１
の論理回路ブロックを囲むように前記基板に配置された
環状電源供給線とを備え、 前記第１の電源供給線は、前記第１の方向に延び、かつ
複数本に分割された配線部分を含み、さらに、 前記第２の論理回路ブロックと前記環状電源供給線とを
接続し、かつ前記第１の方向に延びるように前記基板に
配置された電源接続線とを備えた、半導体集積回路装
置。 - 【請求項２】 論理機能単位ごとに予め設計された大き
さの異なる複数個の論理回路ブロックを有する半導体集
積回路装置であって、 基板に配置された第１の論理回路ブロックと、 前記基板に配置され、前記第１の論理回路ブロックより
も小さい第２の論理回路ブロックと、 第１の方向に延びる第１の電源供給線と、前記第１の方
向に交差する第２の方向に延び、前記第１の電源供給線
に接続された第２の電源供給線とを含み、かつ前記第１
の論理回路ブロックを囲むように前記基板に配置された
環状電源供給線と、 前記第１の論理回路ブロックと前記第１の電源供給線と
を接続し、かつ前記第２の方向に延びるように前記基板
に配置された第１の電源接続線と、 前記第２の論理回路ブロックと前記第２の電源供給線と
を接続し、かつ前記第１の方向に延びるように前記基板
に配置された第２の電源接続線とを備えた、半導体集積
回路装置。 - 【請求項３】 論理機能単位ごとに予め設計された大き
さの異なる複数個の論理回路ブロックを有する半導体集
積回路装置のレイアウト設計方法であって、 第１の論理回路ブロックを基板に配置する工程と、 前記第１の論理回路ブロックよりも小さい第２の論理回
路ブロックを前記基板に配置する工程と、 第１の方向に延びる第１の電源供給線と、前記第１の方
向に交差する第２の方向に延び、前記第１の電源供給線
に接続された第２の電源供給線とを含み、前記第１の電
源供給線が、前記第１の方向に延び、かつ複数本に分割
された配線部分を含む環状電源供給線を、前記第１の論
理回路ブロックを囲むように前記基板に配置する工程
と、 前記第２の論理回路ブロックと前記環状電源供給線とを
接続し、かつ前記第１の方向に延びるように電源接続線
を前記基板に配置する工程とを備えた、半導体集積回路
装置のレイアウト設計方法。 - 【請求項４】 論理機能単位ごとに予め設計された大き
さの異なる複数個の論理回路ブロックを有する半導体集
積回路装置のレイアウト設計方法であって、 第１の論理回路ブロックを基板に配置する工程と、 前記第１の論理回路ブロックよりも小さい第２の論理回
路ブロックを前記基板に配置する工程と、 第１の方向に延びる第１の電源供給線と、前記第１の方
向に交差する第２の方向に延び、前記第１の電源供給線
に接続された第２の電源供給線とを含む環状電源供給線
を、前記第１の論理回路ブロックを囲むように前記基板
に配置する工程と、 前記第２の論理回路ブロックと前記第１の電源供給線と
を接続し、かつ前記第１の方向に延びるように電源接続
線を前記基板に配置する工程とを備え、 前記電源接続線は、前記第１の電源供給線と整列するよ
うに配置される、半導体集積回路装置のレイアウト設計
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3189103A JP2742735B2 (ja) | 1991-07-30 | 1991-07-30 | 半導体集積回路装置およびそのレイアウト設計方法 |
| US07/918,525 US5315182A (en) | 1991-07-30 | 1992-07-23 | Semiconductor integrated circuit having annular power supply with plural lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3189103A JP2742735B2 (ja) | 1991-07-30 | 1991-07-30 | 半導体集積回路装置およびそのレイアウト設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0536829A true JPH0536829A (ja) | 1993-02-12 |
| JP2742735B2 JP2742735B2 (ja) | 1998-04-22 |
Family
ID=16235412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3189103A Expired - Fee Related JP2742735B2 (ja) | 1991-07-30 | 1991-07-30 | 半導体集積回路装置およびそのレイアウト設計方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5315182A (ja) |
| JP (1) | JP2742735B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6134704A (en) * | 1998-04-03 | 2000-10-17 | International Business Machines Corporation | Integrated circuit macro apparatus |
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|---|---|---|---|---|
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| US5825201A (en) * | 1996-06-21 | 1998-10-20 | Quicklogic Corporation | Programming architecture for a programmable integrated circuit employing antifuses |
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| US6028444A (en) * | 1996-06-21 | 2000-02-22 | Quicklogic Corporation | Three-statable net driver for antifuse field programmable gate array |
| JPH10229129A (ja) * | 1997-02-18 | 1998-08-25 | Oki Electric Ind Co Ltd | 半導体集積回路のチップレイアウト及びその検証方法 |
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| KR100272508B1 (ko) * | 1997-12-12 | 2000-11-15 | 김영환 | 내부전압(vdd) 발생회로 |
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