JPH0535596A

JPH0535596A - キヤツシユメモリ

Info

Publication number: JPH0535596A
Application number: JP3212719A
Authority: JP
Inventors: Keigo Kobayashi; 圭吾小林; Toru Kobayashi; 徹小林
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1991-07-30
Filing date: 1991-07-30
Publication date: 1993-02-12

Abstract

(57)【要約】【構成】キャッシュメモリアクセスコード１０がキャ
ッシュメモリに与えられると、その検索コード１２によ
ってタグメモリ１が検索され、対応するキャッシュメモ
リアクセス用アドレス出力１４とチェックコード値出力
１５とが比較器３に対して出力される。また、キャッシ
ュメモリアクセスコードのキャッシュメモリアクセス用
アドレス１１は比較器に入力されると共に、チェックコ
ード生成器４が、そのチェックコード値１３を演算して
比較器に入力する。比較器は、これらキャッシュメモリ
アクセス用アドレスおよびチェックコード値が一致する
かを比較し、キャッシュヒットの判定を行う。【効果】キャッシュヒット判定が高速に行える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はキャッシュメモリに関
し、特にそのキャッシュヒット判定のための構成に関す
る。

【０００２】

【従来の技術】従来より、高速のプロセッサ（演算処理
装置）と、低速・大容量の主記憶装置との速度差を埋め
る方法として、高速小容量のキャッシュメモリをプロセ
ッサと主記憶装置との間に設け、２階層メモリ装置とす
る方法が実用化されている。このキャッシュメモリは、
主記憶装置の一部をコピーして持っており、プロセッサ
が必要とするデータがキャッシュメモリ内に存在する場
合（以下、これをキャッシュヒットという）は、主記憶
装置にアクセスすることなく、高速にデータをプロセッ
サに返すことができる。また、プロセッサが必要とする
データがキャッシュメモリに存在しない場合（以下、こ
れをキャッシュミスという）は、所望のデータを含む主
記憶装置のブロックの内容が読み出されて、これがキャ
ッシュメモリに書き込まれる。

【０００３】次に、上述したキャッシュメモリを具体的
に説明する。キャッシュメモリは、主記憶装置のデータ
の一部分をコピーしておくデータ記憶部と、このデータ
の主記憶装置上での位置を示す情報を記憶しておくタグ
メモリとを備えている。そして、キャッシュメモリにア
ドレスが渡されると、このアドレスによってタグメモリ
が検索され、キャッシュヒットの判定が行われる。ま
た、このような技術は、例えば、特開昭51−150928号公
報等にも示されている。キャッシュヒットの判定で、キ
ャッシュヒットであれば、データ記憶部からデータが取
り出され、キャッシュミスであれば、主記憶装置からデ
ータが取り出されると同時に、タグメモリにアドレス
が、データ記憶部にデータが登録される。この時、タグ
メモリに誤ったアドレスが記憶されると、キャッシュメ
モリへのアクセス時に誤ったデータを取出すことにな
る。そこで、正しいデータを取り出したことを判断する
ため、タグメモリにパリティビットを付加することが行
われている。

【０００４】次に、タグメモリのパリティビットの使用
法について説明する。先ず、タグメモリにアドレスを登
録する場合、アドレスを２つに分割する。即ち、上位ア
ドレスをキャッシュメモリアクセス用アドレス（以下、
ＩＤという）、下位アドレスを検索コード（以下、イン
デックスという）とし、このＩＤと、ＩＤから算出した
パリティ値をインデックスに対応したタグメモリのエン
トリに登録する。次に、読出しの場合、インデックスを
引数としてタグメモリからＩＤを読み、この読出したＩ
Ｄからパリティ値を計算し、求めたパリティ値と、タグ
メモリに登録してあるパリティ値とを比較することによ
ってパリティエラーを検出する。図２に、従来のキャッ
シュメモリにおけるタグメモリ部分を示す。図の装置
は、タグメモリ１０１と、キャッシュヒット検出器１０
２とからなる。タグメモリ１０１は、ＩＤビットとパリ
ティビットとを格納する複数のエントリを備え、キャッ
シュヒット検出器１０２は、ＩＤ比較器１０３と、パリ
ティ比較器１０４と、アンド回路１０５とから構成され
ている。ＩＤ比較器１０３の一方の入力端には、キャッ
シュメモリアクセス時に与えられるキャッシュメモリア
クセスコード１０６のＩＤ１０７が入力され、かつ他方
の入力端には、タグメモリ１０１のＩＤ出力１０８が入
力されるよう構成されている。また、タグメモリ１０１
の入力には、インデックス１０９が入力され、このイン
デックス１０９に対応したエントリのデータとして、Ｉ
Ｄ出力１０８とパリティ値出力１１０が送出されるよう
構成されている。パリティ比較器１０４は、タグメモリ
１０１のＩＤ出力１０８を入力して、このＩＤ出力１０
８からパリティ値を算出し、算出したパリティ値とタグ
メモリ１０１から出力されたパリティ値出力１１０とを
比較し、パリティエラーか否かを判断する機能を有して
いる。ＩＤ比較器１０３の出力１１１とパリティ比較器
１０４の出力１１２は、アンド回路１０５に入力され、
アンド回路１０５の出力がキャッシュヒットの判定出力
となっている。

【０００５】次に動作について説明する。先ず、タグメ
モリ１０１にアドレスを登録する場合について説明す
る。上述したように、キャッシュメモリアクセスコード
１０６は２つの部分に分けられており、ここで、例え
ば、ＩＤ１０７である上位ビットを４ビット、インデッ
クス１０９である下位ビットを２ビットとする。尚、下
位ビットが２ビットであるのは、一例として、タグメモ
リのエントリ数を４個としたためである。このようなキ
ャッシュメモリアクセスコード１０６のデータを登録す
る場合、タグメモリ１０１は、インデックス１０９に対
応したエントリにＩＤ１０７とそのパリティ値を記憶
し、また、図示しないデータ記憶部に、そのデータをイ
ンデックス１０９に対応したアドレスに格納する。

【０００６】次に、キャッシュヒットの判定する場合に
ついて説明する。先ず、図示しないプロセッサより、キ
ャッシュメモリに対して読出しが指示される。即ち、キ
ャッシュメモリに、キャッシュメモリアクセスコード１
０６が与えられると、上述したように、そのＩＤ１０７
がキャッシュヒット検出器１０２のＩＤ比較器１０３に
入力されると共に、インデックス１０９がタグメモリ１
０１に与えられる。タグメモリ１０１では、インデック
ス１０９を引数として対応するエントリのＩＤビット１
０８とパリティ値１１０を読出し、これがパリティ比較
器１０４に与えられる。そして、パリティ比較器１０４
では、このパリティ値１１０がＩＤ出力１０８の正常な
パリティ値であるか否かを判定し、正常なパリティ値で
あった場合は、その出力を「１」とする。ＩＤ比較器１
０３では、ＩＤ１０７とタグメモリ１０１のＩＤ出力１
０８を比較し、これが一致した場合は、その出力を
「１」とする。アンド回路１０５は入力が共に「１」で
あるため、「１」を出力し、これによってキャッシュヒ
ットが確認される。

【０００７】しかしながら、ＩＤ１０７とタグメモリ１
０１のＩＤ出力１０８が一致しなかった場合、ＩＤ比較
器１０３の出力は「０」となるため、アンド回路１０５
の出力も「０」となり、キャッシュミスと判定される。
即ち、インデックス１０９に対応するタグメモリ１０１
のエントリには、別のＩＤコードが入っていた場合であ
り、この場合は、そのキャッシュメモリアクセスコード
に対応するデータがデータ記憶部に存在しないため、キ
ャッシュミスとなる。次に、ＩＤ１０７とタグメモリ１
０１のＩＤ出力１０８は一致したが、タグメモリ１０１
から読み出したパリティ値１１０が正常なパリティ値で
はない場合、パリティ比較器１０４の出力１１２は
「０」となるため、アンド回路１０５の出力も「０」と
なり、この場合は、アドレスの誤り等であるとしてキャ
ッシュミスとなる。

【０００８】図３に、上述したキャッシュヒット判定動
作のタイミングチャートを示す。ここで、時刻ｔ0 でキ
ャッシュメモリアクセス用アドレス１０６が与えられる
と、そのインデックス１０９を引数にしてタグメモリ１
０１が検索される。そして、時刻ｔ1 でタグメモリ１０
１のＩＤ出力１０８およびパリティ値１１０が出力さ
れ、続いて、パリティ比較器１０４でパリティチェック
が行われ、時刻ｔ3でその判定結果の信号１１２が出力
される。また、ここでタグメモリ１０１のＩＤ出力１０
８がＩＤ比較器１０３に与えられるため、時刻ｔ1 でＩ
Ｄビット１０７とＩＤ出力１０８の比較が行われ、時刻
ｔ2でその比較結果が出力される。これにより、アンド
回路１０５は、時刻ｔ3で演算を行い、時刻ｔ4 でキャ
ッシュヒットの判定結果が得られる。ｔ0 〜t1をＴａ、
ｔ1 〜ｔ3 をＴｂ、ｔ1 〜ｔ2をＴｃ、ｔ3 〜ｔ4 をＴ
ｄとすると、キャッシュメモリアクセス用アドレス１０
６の入力からアンド回路１０５の出力を得るまでに、Ｔ
ａ＋Ｔｂ＋Ｔｄの時間を要する。

【０００９】

【発明が解決しようとする課題】しかしながら、上記従
来のキャッシュメモリは、タグメモリ１０１からのＩＤ
ビットの読出しと、このＩＤのパリティ値のチェックが
逐次的に行われるため、キャッシュメモリアクセスコー
ド１０６が入力されてから、キャッシュヒット判定まで
多大な時間を要するという問題点を有していた。本発明
は、上記従来の問題点を解決するためになされたもの
で、キャッシュヒットの高速化を図ることのできるキャ
ッシュメモリを提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明のキャッシュメモ
リは、キャッシュメモリアクセス用アドレスと検索コー
ドとからなるキャッシュメモリアクセスコードがキャッ
シュメモリに与えられ、キャッシュヒットの判定が行わ
れるキャッシュメモリにおいて、前記キャッシュメモリ
アクセス用アドレスと、該キャッシュメモリアクセス用
アドレスから算出したチェックコードとを前記検索コー
ドに対応したアドレスに格納するタグメモリと、前記キ
ャッシュメモリアクセス用アドレスと、該キャッシュメ
モリアクセス用アドレスから算出したチェックコードを
一方の入力とし、前記検索コードによって前記タグメモ
リから求められたキャッシュメモリアクセス用アドレス
出力およびチェックコード出力を他方の入力とし、これ
ら一方の入力と、他方の入力とを比較し、キャッシュヒ
ットを判定するキャッシュヒット検出器を備えたもので
ある。

【００１１】

【作用】本発明のキャッシュメモリにおいては、キャッ
シュメモリアクセスコードがキャッシュメモリに与えら
れると、その検索コードによってタグメモリが検索さ
れ、対応するキャッシュメモリアクセス用アドレス出力
とチェックコード値出力とが比較器に対して出力され
る。また、キャッシュメモリアクセスコードのキャッシ
ュメモリアクセス用アドレスは比較器に入力されると共
に、チェックコード生成器が、そのチェックコード値を
演算して比較器に入力する。比較器は、これらキャッシ
ュメモリアクセス用アドレスおよびチェックコード値が
一致するかを比較し、キャッシュヒットの判定を行う。
従って、キャッシュヒット判定が高速に行える。

【００１２】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図１は本発明のキャッシュメモリの実施例の
要部を示すブロック図である。図の装置は、タグメモリ
１と、キャッシュヒット検出器２とからなる。タグメモ
リ１は、従来と同様に、キャッシュメモリアクセス用ア
ドレス（以下、ＩＤという）とチェックコードとしてパ
リティビットとを格納する複数のエントリを備えてい
る。また、キャッシュヒット検出器２は、比較器３とチ
ェックコード生成器４とからなっており、チェックコー
ド生成器４は、パリティ生成器で構成されている。比較
器３の一方の入力には、キャッシュメモリアクセスコー
ド１０のＩＤ１１と、このＩＤ１１を入力してそのパリ
ティ値を生成するチェックコード生成器４の出力するチ
ェックコード値（パリティ値）１３が入力され、他方の
入力には、タグメモリ１のキャッシュメモリアクセス用
アドレス出力（以下、ＩＤ出力という）１４とチェック
コード値（パリティ値）出力１５とが入力されるよう構
成されている。また、キャッシュメモリアクセスコード
１０は、上述したＩＤ１１と検索コード（以下、インデ
ックスという）１２とからなり、比較器３の出力１６は
キャッシュヒットの判定出力となっている。

【００１３】次に、上記構成のキャッシュメモリの動作
について説明する。先ず、タグメモリ１にアドレスを登
録する場合は、従来と同様に、格納するデータのＩＤ
と、このＩＤより算出したチェックコード値を、あるイ
ンデックスに対応したエントリに格納し、そのデータを
図示しないデータ記憶部に格納する。尚、以下、チェッ
クコード値はパリティ値として説明する。次に、キャッ
シュヒットの判定を行う場合、キャッシュメモリに対
し、キャッシュメモリアクセスコード１０が与えられ
る。これにより、キャッシュメモリアクセスコード１０
のインデックス１２を引数としてタグメモリ１が検索さ
れ、そのインデックス１２に対応したエントリのＩＤ出
力１４とパリティ値出力１５とが求められる。そして、
これらＩＤ出力１４とパリティ値出力１５とは、比較器
３に入力される。また、これと同時にキャッシュメモリ
アクセスコード１０のＩＤ１１はチェックコード生成器
４に入力され、ＩＤ１１と、チェックコード生成器４で
生成されたパリティ値１３とが比較器３に入力される。
比較器３は、入力されたＩＤ１１とパリティ値１３およ
びタグメモリ１のＩＤ出力１４とパリティ値出力１５と
を比較し、それぞれのＩＤおよびパリティ値が一致する
かどうかを比較し、一致した場合にキャッシュヒットの
判定を行い、そのキャッシュヒット判定出力１６を送出
する。

【００１４】また、ＩＤ１１とタグメモリ１のＩＤ出力
１４が一致しなかった場合、比較器３はキャッシュミス
と判定する。これは、従来のＩＤ１０７とＩＤ出力１０
８が一致しなかった場合と全く同様の判定結果を得るこ
とができる。更に、ＩＤ１１とＩＤ出力１４とは一致し
たが、チェックコード生成器４のパリティ値１３とタグ
メモリ１のパリティ値出力１５とが一致しない場合、比
較器３はパリティチェックエラーとして、キャッシュミ
スと判定する。この場合も、従来の正常なパリティ値で
はない場合と同様の判定結果を得ることができる。即
ち、本発明では、ＩＤ１１がタグメモリ１にヒットした
場合には、タグメモリ１から読み出したＩＤ出力１４
と、キャッシュメモリアクセスコード１０のＩＤ１１が
等しくなることに着目し、タグメモリ１から読み出した
ＩＤ出力１４からパリティ値を計算する代わりに、ＩＤ
１１からパリティ値１３を算出し、このパリティ値１３
とタグメモリ１から読み出したパリティ値出力１５を比
較してパリティチェックを行うようにしたものである。

【００１５】図４に、上述したキャッシュヒット判定動
作のタイミングチャートを示す。図中、時刻ｔ0 〜ｔ2
の時間Ｔａ１は、インデックス１２によるタグメモリ１
の検索時間であり、時刻ｔ2 でＩＤ出力１４とパリティ
値出力１５とが得られる。また、ｔ0 〜ｔ1 の時間Ｔｂ
１は、ＩＤ１１からチェックコード生成器４がパリティ
値１３を生成する時間である。そして、時刻ｔ2 〜ｔ3
の時間Ｔｃ１は、比較器３の判定時間である。従って、
本実施例では、タグメモリ１での検索時間（時間Ｔａ
１）中に、ＩＤ１１からのパリティ値を算出している
（時間Ｔｂ１）ため、キャッシュヒット判定時間が、Ｔ
ａ１＋Ｔｃ１となり、従来のキャッシュヒット判定時間
より大幅な高速化を図ることができる。

【００１６】尚、上記実施例では、タグメモリ１に正し
いアドレスが記憶されているかどうかの判定手段とし
て、パリティチェックを用いたが、これに限定されるも
のではなく、チェックコードを用いてその正誤判定を行
うものであれば、どんなチェック手段を用いてもよい。

【００１７】

【発明の効果】以上説明したように、本発明のキャッシ
ュメモリによれば、キャッシュメモリアクセス用アドレ
スおよびこのキャッシュメモリアクセス用アドレスから
算出したチェックコードと、検索コードによってタグメ
モリから求めたキャッシュメモリアクセス用アドレス出
力およびチェックコードとをそれぞれ比較し、キャッシ
ュヒットを判定するようにしたので、従来のキャッシュ
ヒット判定時間に比べ、キャッシュヒット判定時間の大
幅な高速化を図ることができる。

【図面の簡単な説明】

【図１】本発明のキャッシュメモリの実施例を示す構成
図である。

【図２】従来のキャッシュメモリの構成図である。

【図３】従来のキャッシュメモリにおけるキャッシュヒ
ット判定のタイミングチャートである。

【図４】本発明のキャッシュメモリにおけるキャッシュ
ヒット判定のタイミングチャートである。

【符号の説明】

１タグメモリ２キャッシュヒット検出器３比較器４チェックコード生成器１０キャッシュメモリアクセスコード１１キャッシュメモリアクセス用アドレス１２検索コード１３チェックコード値（パリティ値）１４キャッシュメモリアクセス用アドレス出力１５チェックコード値出力（パリティ値出力）

Claims

【特許請求の範囲】【請求項１】キャッシュメモリアクセス用アドレスと
検索コードとからなるキャッシュメモリアクセスコード
がキャッシュメモリに与えられ、キャッシュヒットの判
定が行われるキャッシュメモリにおいて、前記キャッシュメモリアクセス用アドレスと、該キャッ
シュメモリアクセス用アドレスから算出したチェックコ
ードとを前記検索コードに対応したアドレスに格納する
タグメモリと、前記キャッシュメモリアクセス用アドレスと、該キャッ
シュメモリアクセス用アドレスから算出したチェックコ
ードを一方の入力とし、前記検索コードによって前記タグメモリから求められた
キャッシュメモリアクセス用アドレス出力およびチェッ
クコード出力を他方の入力とし、これら一方の入力と、他方の入力とを比較し、キャッシ
ュヒットを判定するキャッシュヒット検出器を備えたキ
ャッシュメモリ。