JPS6044707B2 - バツフアメモリ制御回路の障害検出方式 - Google Patents

Description

【発明の詳細な説明】 本発明はバッファメモリ制御回路の障害検出方式に関し
、特にバッファメモリの同一セットに対してアクセスが
連続するとき、アクセスリクエスト間に起り得る追越し
や矛盾等を事前に防止するために、バツフアメモリヘの
同一セットに対する−アクセスが複数存在したときこれ
を検出するようにしたバッファメモリ制御回路の障害検
出方式に関するものである。

例えば、第１図に示すように、中央処理装置１、メモリ
制御部２およびメインメモリ３、４等を具備するデータ
処理装置において、中央処理装置１およびメモリ制御部
２にそれぞれバッファメモリ１−０および２−０を設け
、必要とするデータをメインメモリまでアクセスするに
先立ちこれらのバッファメモリにアクセスすることが行
なわれている。

この場合、先行して部分書込みアクセスがあり、後続し
て同一アドレスの読出しアクセスがある場合に追越しが
起る（該アドレスがバツ゜ファに登録されているとき）
。その理由を次に説明する。すなわち、このときの部分
書込みアクセスの動作は次の通りである。ａ バッファ
から該当するアドレスに対応するデータを読出す。

を 読出しデータと書込みデータをマージし、新データ
のエツクビツトを作成する。

ｃ バッファに新データを書込む。

ここで上記ａ） ｃは実際にバッファを使用するのでそ
の間アクセスによるバッファに対する処理は禁止される
。

しかし、上記をではバッファでの処理がないため、他の
アクセスによるバッファの読出しは可能である。したが
つてこのタイミングに後続の読出しアクセスが処理され
れば読出されるデータは書込み前のものとなり、追越し
が起る。またメモリ制御部２のバッファメモリ２−０に
対してはスワツプ方式でデータがセットされているため
に、同一セットに対するリードが連続する場合には、中
央処理装置１における先行のリードアクセスがバツフア
メモリ２−０に存在しない場合、メインメモリ３または
４の所定のものより、テ１ータを取込む必要があり、こ
のために既存のセット内容の一部を追出す必要があるが
、このとき次のように間違つたデータを読出すことがあ
名。

つまり第４図１にてバツフア内に要求オペランドが存在
しないことを検出しメインメモリにデータ要求アクセス
を送出し、またリプレースするアソシアテイブレベルを
決定し、対応するチエンジフラグ（バツフアに書込みの
存在の有無を表示するもので、例えば書込みが行われた
とき「１」が記入されるものであり、図示省略）を読出
しておく、なお、第４図でＴ。−Ｔ４パイプラインの各
ステージを示し、またメインメモリへのアクセス単位が
６セ＼イトの例を示す。次に同図における２はメインメ
モリからのデータのうち最初の３２バイトのチエツクビ
ツトを作成する。３は２で処理されたデータのバツフア
への書込みと後半の３２バイトのチエツクビツトの作成
を行う。

そして４では後半の３２バイトのバツフアへの書込みを
行う。ところでこの４の初めの４−１はタグ（ＴＡＧｌ
図示省略）への新たなアドレスの登録を行うフローであ
る。つまり４−１までは、タグの内容はリプレースされ
る前のアドレスとなつているので、ここで３と４の間に
リプレースされるアソシアテイブレベルに登録されてい
るデータを読出すと、３のフローで書込まれたデータは
新たに登録されるアドレスに対応するものであるため、
間違つたデータを読出すこととなる。さらにまた先にバ
ツフアに存在していないアクセスがあり後続して同一セ
ツトアドレスの書込みアクセスがあつたとき、次のよう
な矛盾が生じることがある。

すなわち、先行アクセスがリプレースするアソシアテイ
レベルを決定しそれに対応するチエンジフラグのデータ
が「０」のとき、後続．する書込みアクセスが該アソシ
アテイブレベルに記憶されているデータに対するもので
あればバツフアに書込みチエンジフラグも「１」にする
ことになる。しかも先行するアクセスによりリプレース
されるときに先行アクセスが先に読出したチエーンジテ
ーブルのチエンジフラグ「０」にもとづきその直前に行
われた前記書込みデータをメインメモリに戻すことなく
リブレースされるため、この後続の書込みアクセスデー
タはなくなる。したがつて、このようなことを防止する
ために、従来ではバツフアメモリアクセス要求が示して
いるセツト値を格納するレジスタ群を用意し、バツフア
メモリにアクセスする毎にセツト値をリザーブしてアク
セス処理を開始する。

ここで「セツト値をリザーブ」とは、処理されるアクセ
スのアドレス内、セツトアドレスとして使用される部分
をレジスタに格納し使用状態に設定することをいう。そ
して後続のアクセス要求についてはバツｌフア・メモリ
に対するアクセス時に上記レジスタ群に格納されている
セツト値との比較を行ない、セツトマツチがあればこの
後続のアクセス要求に対する処理は中断し、セツトマツ
チがなければ上記レジスタ群の空いているものにこれを
リザーブしておき、順次アクセス要求の処理を遂行する
。そしてすでにリザーブされたアクセス要求に対する処
理がある程度のところまで進行して、後続するアクセス
要求に同一セツトへのアクセスがあつてもよいと判断さ
れたときに、そのレジスタをリリースする。しかしなが
らこのようにして同一セツトに対するアクセス要求が複
数個存在しないようにバツフアメモリ制御回路を動作さ
せるものの、何等かの原因により、例えばレジスタの故
障により設定した値と設定された値が異なる場合、一致
によるアクセス禁止回路の故障により禁止されるべきア
クセスが処理されてしまつた場合、α線等の影響で設定
されていた値が変化した場合、同一セツトに対して複数
のアクセス要求が存在することがある。バツフアメモリ
制御回路における障害現象としては、１上記の如く、ア
クセス要求のときに同一セツトに対して複数のリザーブ
が存在すること、２レジスタのリリースのときにこれま
た同一セツトに対して複数のセツトマツチするものが存
在すること、３レジスタのリリース時にセツトマツチす
るものが１つも存在しないこと等がある。したがつて、
本発明の目的は上記１乃至３の障害現象をきわめて簡単
な手段により検出するバツフアメモリ制御回路の障害検
出方式を提供することを目的とするものであつて、この
ために本発明のバツフアメモリ制御回路の障害検出方式
では、バツフアメモリに対するアクセス要求のセツトア
ドレスをリザーブ期間中保持する複数のレジスタとセツ
トアドレスを比較するセツトアドレス比較手段を設け、
上記レジスタに保持されたセツトアドレスと新アクセス
要求のセツトアドレスを比較して一致したときに上記新
アクセス要求を中断した後再関するようにしたバツフア
メモリ制御回路において、上記セツトアドレスの一致数
が２以上あることを検出する複数検出手段と、一致が全
くないことを検出する０検出手段と、リザーブモード信
号が印加されるゲートと、リリースモード信号が印加さ
れるゲートを設け、リザーブモードのときには複数のセ
ツトアドレスが一致したことを検出し、リリースモード
のときには複数のセツトアドレスの一致したことあるい
はセツトアドレスが全く一致しないことを検出するよう
にしたことを特徴とする。

以下本発明の一実施例を第２図乃至第３図にもとづ゛き
説明する。

第２図は本発明の概略説明図、第３図は本発明の一実施
例構成図である。

図中、５はアドレスパイプライン、６は制御パイプライ
ン、７はバツフアメモリ、８はセツト・コンフリクシヨ
ン部、９−０乃至９−ｎはセツトアドレス・レジスタ、
１０−０乃至１０−ｎは比較回路、１１は複数検出回路
、１２はＯ検出回路、１３はオア回路、１４および１５
はアンド回路、１６および１７はフリツプ・フロツプで
あ−る。

アドレスパイプライン５はデータ処理を行なう楊合のア
ドレス制御を順次行なうパイプラインであつて、アクセ
ス先に先行アクセスがあるか否か等をチエツクし、なけ
ればバツフアメモリ７をア．クセスするものである。

制御パイプライン６はデータ処理に必要な各種処理制御
を行なうものである。

バツフアメモリ７は、データ処理に必要なデータを一時
的に保持したり、または書込むものであ！る。

セツト●コンフリクシヨン部８は、バツフアメモリ７に
対してアクセス要求があるとき、そのアクセス先のセツ
トに先行アクセスがあるかないかを判別し、先行のアク
セスがあればその後続アク・セスを中断するように制御
するとともに、第３図で示す如き、障害検出機能を具備
し、例えば何等かの原因によりバツフアメモリの同一セ
ツトに対して複数個のアクセス要求が存在した場合、こ
れを検出するような動作を行なうものである。

セツトアドレス●レジスタ９−０乃至９−ｎは、バツフ
アメモリ７に対してアクセス要求先のセツトアドレスを
順次記入されるものである。比較回路１０−０乃至１０
−ｎはそれぞれセツトアドレス・レジスタ９−０，９−
１・・・・・・９−ｎに保持されているセツトアドレス
と新らしくアクセス要求のあつたセツトアドレスとを比
較して、一致するか否かを判別するものである。複数検
出回路１１は、上記比較回路１０−０乃至１０−ｎの出
力信号が伝達されており、比較回路１０−０乃至１０−
ｎの２以上より上記セツトアドレスの一致検出を示す一
致検出信号が印加されたときに動作するものである。

０検出回路１２は、上記比較回路１０−０乃至１０−ｎ
の出力信号が伝達されており、比較回路１０−０乃至１
０−ｎのすべてから一致検出信号が伝達されないときに
これを検出する回路である。

オア回路１３は上記複数検出回路１１の出力信号および
上記０検出回路１２の出力信号がそれぞれ印加されるも
のであつて、上記比較回路１０一０乃至１０−ｎの少な
くとも２つ以上から一致検出信号が発生されているか、
あるいは上記比較回路１０−０乃至１０−ｎのすべてが
一致検出信号を発生していないときに「０」を出力する
もの、換言すれば上記比較回路１０−０乃至１０−ｎの
うち１つのみが一致検出信号を発生しているときに「１
」を出力するものである。

アンド回路１４はバツフアメモリ７に対してアクセス要
求するためにセツトアドレス●レジスタ９−０，９−１
・・・・・・９−ｎをリザーブ状態にするリザーブモー
ドのときにリザーブチエツク信号「Ｏ」が伝達されオン
状態に制御されるものである。

アンド回路１５はバツフアメモリ７に対するアクセスが
終了して、セツトアドレス●レジスタ９−０，９−１・
・・・・・９−ｎの特定のものをリリースするリリース
モードのときにリリースチェック信号「０」が伝達され
オン状態に制御されるものである。

いま、データ処理のために必要とするアクセスをバツフ
アメモリ７に行なう場合、そのアクセス先のセツトアド
レスがセツト・コンフリクシヨン部８に伝達される。

このセツトアドレスは、第３図イに示す如く、比較回路
１０−０，１０−１・・・・・・１０−ｎに伝達される
。このときセツト・アドレス・レジスタ９−０，９−１
・・・・・・９−ｎに保持されている先行アクセスに同
一セツトが存在すれば当該比較回路は一致信号を出力し
、新しいアクセス要求に対して処理中断処理を行なう。
しかし何等かの理由によりセツトアドレス・レジスタの
複数に、例えばセツトアドレス・レジスタ９−０および
９−１にこの新しいアクセス要求先のセツトと同一セツ
トが記入されているときは、その比較回路１０−０およ
び１０−１が「１」を出力する。そしてこれらの出力は
複数検出回路１１に伝達されているので、この複数検出
回路１１は「０」を出力する。このときアンド回路１４
にはリザーブチエツク信号「Ｏ」が伝達されているので
このアンド回路１４はオン状態にある。したがつてこの
とき上記の如くこの複数検出回路１１が「０」を出力す
ればアンド回路１４はオンとなり「１」を出力する。こ
の結果フリツプ・フロツプ１６は「１」を出力し、セツ
トアドレス・レジスタ９−０と９−１に同一のセツトア
ドレスが記載されている障害状態にあることを報告する
。また、例えばセツトアドレス・レジスタ９−１に記入
されていたものに対するアクセス要求が終りに近くなる
とこのセツトアドレス・レジスタ９一１に記入されてい
た事項をリリースする必要があり、第３図イに示すよう
にこのためにリリース先のセツトアドレスが各比較回路
１０−０，１０一１・・・・・・１０−ｎに伝達される
。この結果、正常時にはセツトアドレス◆レジスタ９−
１に記入されているセツトアドレスとのみ一致がとれる
ので、比較回路１０−１が一致検出信号「１」を発生す
る。これによりリリースされるべきセツトアドレス●レ
ジスタの存在がわかり、セツトアドレス・レジスタ９−
１はリリースされることになる。しかしながらこのとき
、もしも比較回路１０−０からも一致検出信号が出力さ
れるならば、これは複数のセツトアドレス・レジスタ９
−１および９−０に同一セツトアドレスが記入されてい
たこと、つまり障害の発生していることを示している。
したがつてこの場合には、比較回路１０−０および１０
−１からの一致検出信号が複数検出回路１１に伝達され
、該複数検出回路１１はオア回路１３に対し「１」を出
力するので、オア回路１３は「０」を出力しアンド回路
１５に伝達する。このとき、アンド回路１５にはリリー
スチェック信号「０」が伝達されているので、この結果
アンド回路１５は「１」を出力し、フリツプ・フロツプ
１７は「１」を出力し、リリース時における障害検出を
報告する。また、このリリース時には正常状態では１つ
の比較回路で一致が得られる筈なので、比較回路１０−
０乃至１０−ｎから全く一致検出信号がない場合も障害
発生状態であることを示すことになる。この場合、比較
回路１０一０，１０−１，・・・１０−ｎの出力は０検
出回路１２にも入力されているので、これにより一致検
出信号が全く存在しない場合が検出される。このときＯ
検出回路１２は「１」を出力してオア回路１３は「０」
を出力し、この結果、上記の如くアンド回路１５は「１
」を出力しフリツプ・フロツプ１７が［１」を出力し、
障害検出を報告することになる。もしもリリース時も正
常であれば、アンド回路１５は「０」を出力し、当該セ
ツトアドレス・レジスタをリリースするものである。以
上説明の如く、結局本発明によれば正常時には起り得な
い状態をバツフアメモリアクセス時にきわめて簡単にチ
エツクすることが可能になる。この結果、バツフアメモ
リより得られるデータに対する信頼性が一段と向上し、
正確なデータ処理を行なうことができる。

【図面の簡単な説明】

第１図はデータ処理装置の概略説明図、第２図は本発明
の概略説明図、第３図は本発明の一実施例構成図、第４
図は読出しアクセスにおいてバツフアに要求オペランド
が存在せず、リプレースされるアソシアテイブレベルに
対するチエンジフラグが「０」のときのタイムチヤート
例である。

Claims (1)

【特許請求の範囲】
1. １ バッファメモリに対するアクセス要求のセットアド
   レスをリザーブ期間中保持する複数のレジスタとセット
   アドレスを比較するセットアドレス比較手段を設け、上
   記レジスタに保持されたセットアドレスと新アクセス要
   求のセットアドレスを比較して一致したときに上記新ア
   クセス要求を中断した後再開するようにしたバッファメ
   モリ制御回路において、上記セットアドレスの一致数が
   ２以上あることを検出する複数検出手段と、一致が全く
   ないことを検出する０検出手段と、リザーブモード信号
   が印加されるゲートと、リリースモード信号が印加され
   るゲートを設け、リザーブモードのときには複数のセッ
   トアドレスが一致したことを検出し、リリースモードの
   ときには複数のセットアドレスの一致したことあるいは
   セットアドレスが全く一致しないことを検出するように
   したことを特徴とするバッファメモリ制御回路の障害検
   出方式。