JPH0535503A - 割込制御回路 - Google Patents
割込制御回路Info
- Publication number
- JPH0535503A JPH0535503A JP20851591A JP20851591A JPH0535503A JP H0535503 A JPH0535503 A JP H0535503A JP 20851591 A JP20851591 A JP 20851591A JP 20851591 A JP20851591 A JP 20851591A JP H0535503 A JPH0535503 A JP H0535503A
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- JP
- Japan
- Prior art keywords
- interrupt
- signal
- time
- cpu
- interrupt signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 割込制御回路に於いて、優先度の低い割込み
であっても、それが出力されてから一定時間以内には必
ず処理されるようにする。 【構成】 割込信号６より優先度の低い割込信号７が第
２のデバイス３から出力れることにより、タイマ４が起
動される。割込信号７が発生してから所定時間が経過し
てもそれがＣＰＵ１によって受け付けられないと、タイ
マ４はタイムアウト信号８を出力する。タイムアウト信
号８が出力されると、制御回路５は優先度の高い割込信
号６を一時マスクする。これにより、優先度の低い割込
信号７がＣＰＵ１に受け付けられ、割込信号７に対応し
た割込処理がＣＰＵ１で実行される。
であっても、それが出力されてから一定時間以内には必
ず処理されるようにする。 【構成】 割込信号６より優先度の低い割込信号７が第
２のデバイス３から出力れることにより、タイマ４が起
動される。割込信号７が発生してから所定時間が経過し
てもそれがＣＰＵ１によって受け付けられないと、タイ
マ４はタイムアウト信号８を出力する。タイムアウト信
号８が出力されると、制御回路５は優先度の高い割込信
号６を一時マスクする。これにより、優先度の低い割込
信号７がＣＰＵ１に受け付けられ、割込信号７に対応し
た割込処理がＣＰＵ１で実行される。
Description
【０００１】
【産業上の利用分野】本発明はＣＰＵに対する割込みを
制御する割込制御回路に関する。
制御する割込制御回路に関する。
【０００２】
【従来の技術】ＣＰＵを用いるコンピュータ等の装置に
於いては、一般に、ＣＰＵに於けるプログラム動作を一
時的に停止，変更させる割込みが必要とされる。
於いては、一般に、ＣＰＵに於けるプログラム動作を一
時的に停止，変更させる割込みが必要とされる。
【０００３】図３は従来技術を説明するためのブロック
図であり、割込みの優先度を持つＣＰＵ３１と、ＣＰＵ
３１に対して割込信号３４を出力する第１のデバイス３
２と、ＣＰＵ３１に対して割込信号３４より優先度の低
い割込み信号３５を出力する第２のデバイス３３とから
構成されている。
図であり、割込みの優先度を持つＣＰＵ３１と、ＣＰＵ
３１に対して割込信号３４を出力する第１のデバイス３
２と、ＣＰＵ３１に対して割込信号３４より優先度の低
い割込み信号３５を出力する第２のデバイス３３とから
構成されている。
【０００４】図４は図３の動作説明図である。
【０００５】今、図４に示すように、時刻ｔ４１に於い
て第２のデバイス３３が割込信号３５を出力したとす
る。この時、ＣＰＵ３１は第１のデバイス３２から出力
された優先度の高い割込信号３４に対応した割込処理を
実行しているので、割込信号３５は受け付けられない。
て第２のデバイス３３が割込信号３５を出力したとす
る。この時、ＣＰＵ３１は第１のデバイス３２から出力
された優先度の高い割込信号３４に対応した割込処理を
実行しているので、割込信号３５は受け付けられない。
【０００６】この時刻ｔ４１に出力された割込信号３５
はＣＰＵ３１が割込信号３４対応の割込処理を終了した
時点で第１のデバイス３２からの次の割込信号３４がな
い場合のみ、受け付けられる。図４は時刻ｔ４２で割込
信号３５が受け付けられ、割込信号３５に対応した割込
処理が実行されたことを示している。
はＣＰＵ３１が割込信号３４対応の割込処理を終了した
時点で第１のデバイス３２からの次の割込信号３４がな
い場合のみ、受け付けられる。図４は時刻ｔ４２で割込
信号３５が受け付けられ、割込信号３５に対応した割込
処理が実行されたことを示している。
【０００７】
【発明が解決しようとする課題】上述した従来技術は、
優先度の高い割込信号３４と優先度の低い割込信号３５
とが同時に発生した場合、優先度の高い割込信号３４に
対応した割込処理を実行するため、優先度の高い割込信
号３４が頻繁に発生すると、優先度の低い割込信号３５
がいつまでも処理されないという問題がある。即ち、図
４に示すように、第１のデバイス３２から割込信号３４
が頻繁に出力されている時刻ｔ４３に於いて第２のデバ
イス３３から割込信号３５が出力されたとしても、割込
信号３５が受け付けられず、割込信号３５に対応した割
込処理が実行されないという問題がある。
優先度の高い割込信号３４と優先度の低い割込信号３５
とが同時に発生した場合、優先度の高い割込信号３４に
対応した割込処理を実行するため、優先度の高い割込信
号３４が頻繁に発生すると、優先度の低い割込信号３５
がいつまでも処理されないという問題がある。即ち、図
４に示すように、第１のデバイス３２から割込信号３４
が頻繁に出力されている時刻ｔ４３に於いて第２のデバ
イス３３から割込信号３５が出力されたとしても、割込
信号３５が受け付けられず、割込信号３５に対応した割
込処理が実行されないという問題がある。
【０００８】また、第２のデバイス３３から出力される
割込信号３５対応の割込処理が定期的に実行されなけれ
ばならないものである場合は、装置に誤動作が発生する
という問題もある。
割込信号３５対応の割込処理が定期的に実行されなけれ
ばならないものである場合は、装置に誤動作が発生する
という問題もある。
【０００９】本発明の目的は優先度の高い割込みが頻繁
に発生している場合でも優先度の低い割込みをそれが発
生してから一定時間以内には必ず処理させることができ
る割込制御回路を提供することにある。
に発生している場合でも優先度の低い割込みをそれが発
生してから一定時間以内には必ず処理させることができ
る割込制御回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明は上記目的を達成
するため、ＣＰＵに対して第１の割込みを発生する第１
のデバイスと、前記ＣＰＵに対して前記第１の割込みよ
りも優先度の低い第２の割込みを発生する第２のデバイ
スとを備えた割込制御回路に於いて、前記第２のデバイ
スが前記第２の割込みを発生することにより起動され、
一定時間経過することによりタイムアウト信号を出力す
るタイマと、該タイマから出力されるタイムアウト信号
により前記第１のデバイスが発生する第１の割込みを一
時マスクする制御回路とを設けたものである。
するため、ＣＰＵに対して第１の割込みを発生する第１
のデバイスと、前記ＣＰＵに対して前記第１の割込みよ
りも優先度の低い第２の割込みを発生する第２のデバイ
スとを備えた割込制御回路に於いて、前記第２のデバイ
スが前記第２の割込みを発生することにより起動され、
一定時間経過することによりタイムアウト信号を出力す
るタイマと、該タイマから出力されるタイムアウト信号
により前記第１のデバイスが発生する第１の割込みを一
時マスクする制御回路とを設けたものである。
【００１１】
【作用】優先度の低い割込みを発生する第２のデバイス
が第２の割込みを発生すると、タイマが起動され、一定
時間が経過すると、タイマからタイムアウト信号が出力
される。タイムアウト信号が出力されると、制御回路は
優先度の高い第１の割込みを一時マスクする。
が第２の割込みを発生すると、タイマが起動され、一定
時間が経過すると、タイマからタイムアウト信号が出力
される。タイムアウト信号が出力されると、制御回路は
優先度の高い第１の割込みを一時マスクする。
【００１２】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。
詳細に説明する。
【００１３】図１は本発明の実施例のブロック図であ
り、割込みの優先度を持つＣＰＵ１と、ＣＰＵ１に対し
て割込信号６を出力する第１のデバイス２と、ＣＰＵ１
に対して割込信号６より優先度の低い割込信号７を出力
する第２のデバイス３と、割込信号７が出力されること
により起動され、起動後、リセット信号９が加えられる
ことなく、一定時間Ｔが経過することによりタイムアウ
ト信号８を出力するタイマ４と、タイムアウト信号８が
加えられてから解除信号１０が加えられるまでの間、割
込信号６をマスクする制御回路５とから構成されてい
る。
り、割込みの優先度を持つＣＰＵ１と、ＣＰＵ１に対し
て割込信号６を出力する第１のデバイス２と、ＣＰＵ１
に対して割込信号６より優先度の低い割込信号７を出力
する第２のデバイス３と、割込信号７が出力されること
により起動され、起動後、リセット信号９が加えられる
ことなく、一定時間Ｔが経過することによりタイムアウ
ト信号８を出力するタイマ４と、タイムアウト信号８が
加えられてから解除信号１０が加えられるまでの間、割
込信号６をマスクする制御回路５とから構成されてい
る。
【００１４】図２は図１の動作説明図であり、以下各図
を参照して本実施例の動作を説明する。
を参照して本実施例の動作を説明する。
【００１５】今、図２に示すように、時刻ｔ１に於いて
第２のデバイス３が割込信号７を出力したとする。この
時、ＣＰＵ１は第１のデバイス２から出力された優先度
の高い割込信号６に対応した割込処理を実行しているの
で、割込信号７は受け付けられない。また、時刻ｔ１に
於いて第２のデバイス３から割込信号７が出力されるこ
とにより、タイマ４が起動される。
第２のデバイス３が割込信号７を出力したとする。この
時、ＣＰＵ１は第１のデバイス２から出力された優先度
の高い割込信号６に対応した割込処理を実行しているの
で、割込信号７は受け付けられない。また、時刻ｔ１に
於いて第２のデバイス３から割込信号７が出力されるこ
とにより、タイマ４が起動される。
【００１６】この時刻ｔ１に出力された割込信号７はＣ
ＰＵ１が割込信号６対応の割込処理を終了した時点で第
１のデバイス２からの次の割込信号６がない場合にはタ
イマ４がタイムアウトする前に受け付けられる。即ち、
図２は時刻ｔ１から時間Ｔが経過する前の時刻ｔ２で割
込信号７が受け付けられ、割込信号７に対応した割込処
理が実行されたことを示している。
ＰＵ１が割込信号６対応の割込処理を終了した時点で第
１のデバイス２からの次の割込信号６がない場合にはタ
イマ４がタイムアウトする前に受け付けられる。即ち、
図２は時刻ｔ１から時間Ｔが経過する前の時刻ｔ２で割
込信号７が受け付けられ、割込信号７に対応した割込処
理が実行されたことを示している。
【００１７】ＣＰＵ１は時刻ｔ２で割込信号７を受け付
けると、タイマ４にリセット信号９を加え、タイマ４を
リセットさせる。従って、この場合、タイマ４からタイ
ムアウト信号８が出力され、割込信号６がマスクされる
ことはない。
けると、タイマ４にリセット信号９を加え、タイマ４を
リセットさせる。従って、この場合、タイマ４からタイ
ムアウト信号８が出力され、割込信号６がマスクされる
ことはない。
【００１８】その後、第１のデバイス２が割込信号６を
頻繁に出力している時刻ｔ３に於いて、第２のデバイス
３から再び割込信号７が出力されたとする。
頻繁に出力している時刻ｔ３に於いて、第２のデバイス
３から再び割込信号７が出力されたとする。
【００１９】タイマ４は時刻ｔ３に於いて割込信号７が
出力されることにより、起動される。そして、時刻ｔ３
から一定時間Ｔが経過しても割込信号７がＣＰＵ１に受
け付けられないと、タイマ４は時刻ｔ４に於いてタイム
アウト信号８を出力する。
出力されることにより、起動される。そして、時刻ｔ３
から一定時間Ｔが経過しても割込信号７がＣＰＵ１に受
け付けられないと、タイマ４は時刻ｔ４に於いてタイム
アウト信号８を出力する。
【００２０】タイマ４から時刻ｔ４に於いてタイムアウ
ト信号８が出力されることにより、制御回路５は第１の
デバイス２からの割込信号６を一時マスクする。これに
より、第２のデバイス３から出力された割込信号７がＣ
ＰＵ１に受け付けられ、割込信号７対応の割込処理がＣ
ＰＵ１で実行される。即ち、優先度の低い割込信号７で
あっても、それが出力されてから一定時間Ｔ以内には必
ずそれに対応した割込処理が実行されることになる。
ト信号８が出力されることにより、制御回路５は第１の
デバイス２からの割込信号６を一時マスクする。これに
より、第２のデバイス３から出力された割込信号７がＣ
ＰＵ１に受け付けられ、割込信号７対応の割込処理がＣ
ＰＵ１で実行される。即ち、優先度の低い割込信号７で
あっても、それが出力されてから一定時間Ｔ以内には必
ずそれに対応した割込処理が実行されることになる。
【００２１】ＣＰＵ１は割込信号７対応の割込処理が終
了すると、制御回路５に解除信号１０を出力する。これ
により、制御回路５は割込信号６に対するマスクを解除
する。
了すると、制御回路５に解除信号１０を出力する。これ
により、制御回路５は割込信号６に対するマスクを解除
する。
【００２２】
【発明の効果】以上説明したように、本発明は、割込み
の優先度を持つＣＰＵに対して優先度の低い第２のデバ
イスから割込みが発生すると、タイマを起動させ、タイ
マがタイムアウトしたら、第２のデバイスより優先度の
高い第１のデバイスの割込みを制御回路により一時マス
クするものであるので、優先度の高い第１のデバイスが
割込みを頻繁に発生している場合でも、優先度の低い割
込みをそれが発生してから一定時間以内には必ず処理さ
せることができる効果がある。
の優先度を持つＣＰＵに対して優先度の低い第２のデバ
イスから割込みが発生すると、タイマを起動させ、タイ
マがタイムアウトしたら、第２のデバイスより優先度の
高い第１のデバイスの割込みを制御回路により一時マス
クするものであるので、優先度の高い第１のデバイスが
割込みを頻繁に発生している場合でも、優先度の低い割
込みをそれが発生してから一定時間以内には必ず処理さ
せることができる効果がある。
【００２３】更に、第２のデバイスの割込みが定期的に
処理されなければならないものである場合は、必ず第２
のデバイスが割込みを発生してから一定時間以内に処理
されるものであるので、従来例のように、誤動作が発生
することがないという効果もある。
処理されなければならないものである場合は、必ず第２
のデバイスが割込みを発生してから一定時間以内に処理
されるものであるので、従来例のように、誤動作が発生
することがないという効果もある。
【図１】本発明の実施例のブロック図である。
【図２】図１の動作説明図である。
【図３】従来例のブロック図である。
【図４】図３の動作説明図である。
１，３１…ＣＰＵ
２，３２…第１のデバイス
３，３３…第２のデバイス
４…タイマ
５…制御回路
６，７，３４，３５…割込信号
８…タイムアウト信号
９…リセット信号
１０…解除信号
Claims (2)
- 【請求項１】 ＣＰＵに対して第１の割込みを発生する
第１のデバイスと、前記ＣＰＵに対して前記第１の割込
みよりも優先度の低い第２の割込みを発生する第２のデ
バイスとを備えた割込制御回路に於いて、 前記第２のデバイスが前記第２の割込みを発生すること
により起動され、一定時間経過することによりタイムア
ウト信号を出力するタイマと、 該タイマから出力されるタイムアウト信号により前記第
１のデバイスが発生する第１の割込みを一時マスクする
制御回路とを備えたことを特徴とする割込制御回路。 - 【請求項２】 前記制御回路は前記第２の割込みに対応
した割込処理が終了することにより、マスクを解除する
ことを特徴とする請求項１記載の割込制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20851591A JPH0535503A (ja) | 1991-07-25 | 1991-07-25 | 割込制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20851591A JPH0535503A (ja) | 1991-07-25 | 1991-07-25 | 割込制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0535503A true JPH0535503A (ja) | 1993-02-12 |
Family
ID=16557448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20851591A Pending JPH0535503A (ja) | 1991-07-25 | 1991-07-25 | 割込制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0535503A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012068757A (ja) * | 2010-09-21 | 2012-04-05 | Kyocera Mita Corp | 情報処理装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137423A (en) * | 1980-03-31 | 1981-10-27 | Fujitsu Ltd | Interruption processing sytem |
| JPS5781651A (en) * | 1980-11-10 | 1982-05-21 | Nec Corp | Priority controlling system of information processor |
| JPS57153323A (en) * | 1981-03-17 | 1982-09-21 | Nec Corp | Information process controller |
-
1991
- 1991-07-25 JP JP20851591A patent/JPH0535503A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137423A (en) * | 1980-03-31 | 1981-10-27 | Fujitsu Ltd | Interruption processing sytem |
| JPS5781651A (en) * | 1980-11-10 | 1982-05-21 | Nec Corp | Priority controlling system of information processor |
| JPS57153323A (en) * | 1981-03-17 | 1982-09-21 | Nec Corp | Information process controller |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012068757A (ja) * | 2010-09-21 | 2012-04-05 | Kyocera Mita Corp | 情報処理装置 |
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