JPH0534824B2 - - Google Patents
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- JPH0534824B2 JPH0534824B2 JP57025921A JP2592182A JPH0534824B2 JP H0534824 B2 JPH0534824 B2 JP H0534824B2 JP 57025921 A JP57025921 A JP 57025921A JP 2592182 A JP2592182 A JP 2592182A JP H0534824 B2 JPH0534824 B2 JP H0534824B2
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- JP
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- resist
- layer
- insulating film
- active layer
- gate
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- Expired - Lifetime
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
発明の属する分野
本発明はGaAs結晶を用いた電界効果トランジ
スタの製造方法に関する。
スタの製造方法に関する。
従来技術とその問題点
GaAs電界効果トランジスタ（FET）は高周波
素子ならびに高速スイツチング素子として注目を
集めている。その性能指数がCgs／gmで表わさ
れることは良く知られている。ここでCgsはゲー
ト・ソース間容量であり、gmはFETの相互コン
ダクタスである。Cgsを減らしgmを大きくする
ことにより高周波性能は改善される。具体的な改
善方法としては第１図に示すようにチヤネル部の
キヤリア分布をn-１３−ｎ１２構造とする、す
なわち表面近傍のキヤリア濃度を低くし、奥の方
を高くすることが知られている。（第１図ａは
FETの構成断面図、第１図ｂはａのＡ−A′線で
切断した時の不純物濃度分布を示す図）こうした
分布を実際に得るにはエピタキシヤル法でｎ層１
２、n-層１３を連続的に成長させるか、イオン
注入法でまずｎ層１２を形成し次に表面近傍にｐ
型イオンを注入してキヤリアを補償してn-−ｎ
構造を得る方法が考えられる。GaAsICなどに用
いるFETなどではその特性を厳しく制御する必
要があるため後者の方法が好ましい。
素子ならびに高速スイツチング素子として注目を
集めている。その性能指数がCgs／gmで表わさ
れることは良く知られている。ここでCgsはゲー
ト・ソース間容量であり、gmはFETの相互コン
ダクタスである。Cgsを減らしgmを大きくする
ことにより高周波性能は改善される。具体的な改
善方法としては第１図に示すようにチヤネル部の
キヤリア分布をn-１３−ｎ１２構造とする、す
なわち表面近傍のキヤリア濃度を低くし、奥の方
を高くすることが知られている。（第１図ａは
FETの構成断面図、第１図ｂはａのＡ−A′線で
切断した時の不純物濃度分布を示す図）こうした
分布を実際に得るにはエピタキシヤル法でｎ層１
２、n-層１３を連続的に成長させるか、イオン
注入法でまずｎ層１２を形成し次に表面近傍にｐ
型イオンを注入してキヤリアを補償してn-−ｎ
構造を得る方法が考えられる。GaAsICなどに用
いるFETなどではその特性を厳しく制御する必
要があるため後者の方法が好ましい。
イオン注入を用いてn-−ｎ構造をもつ活性層
を得る最も普通の方法としては第２図ａにあるよ
うにFETの活性層そのものをn-１３−１２構造
とすることである。しかし、この構造ではソー
ス・ドレイン電極１５，１６部の表面濃度も低く
なつてしまうためオーミツク接触抵抗Rcが大き
くなつてしまう。これを回避するにはゲート電極
部のみにｐ型イオンを注入してp+領域１４を形
成し、据引き部でn-化してn-−ｎ構造とする方
法が考えられる。シヨツトキ接合をゲートする
MESFETではこれが有効であるが、第２図ｂに
示すようにPN接合ゲートFET（JFET）ではゲー
ト直下p+１４−n-１３′−ｎ１２構造となるが横
方向は依然としてｐ−ｎ構造となり接合容量は大
きいままである。
を得る最も普通の方法としては第２図ａにあるよ
うにFETの活性層そのものをn-１３−１２構造
とすることである。しかし、この構造ではソー
ス・ドレイン電極１５，１６部の表面濃度も低く
なつてしまうためオーミツク接触抵抗Rcが大き
くなつてしまう。これを回避するにはゲート電極
部のみにｐ型イオンを注入してp+領域１４を形
成し、据引き部でn-化してn-−ｎ構造とする方
法が考えられる。シヨツトキ接合をゲートする
MESFETではこれが有効であるが、第２図ｂに
示すようにPN接合ゲートFET（JFET）ではゲー
ト直下p+１４−n-１３′−ｎ１２構造となるが横
方向は依然としてｐ−ｎ構造となり接合容量は大
きいままである。
本発明の目的
本発明はこのJFETの側壁容量をも小さくする
方法を提供することが目的である。
方法を提供することが目的である。
発明の概要
第３図により本発明の概要を説明する。
ｎ型活性層１２を形成したあと、絶縁膜３７を
堆積し、さらにその上にレジスト３８を塗布し２
層構造とする（第３図ａ）。フオトリソグラフイ
によりレジスト３８窓あけをしたのち、絶縁膜３
７をエツチングする。その際第３図ｂのように２
層目の膜即ち絶縁膜３７がオーバーハング状態に
なるようにエツチングする。この状態でｐ型不純
物を低エネルギーで高濃度注入し、ｎ型活性層表
面をp+層１４とする。この部分の横方向の寸法
ｘはフオトリソグラフイによる窓あけ精度により
決まるため1μｍ或いはそれ以下の寸法でも高い
精度でp+層１４の形成ができる（第３図ｂ）。次
に、レジストを除去すると、第３図ｃのように横
方向エツチングされた寸法ｙの窓が出現する。こ
の状態で再びｐ型不純物を１回目より少し高いエ
ネルギーで注入し、ｎ型活性層のキヤリアを補償
するようにしてやればp+領域の周辺がn-層３９
となる。こうしてp+層１４ゲート周辺、ゲート
直下及びゲートの側壁部も、すべてp+−n-−ｎ
構造となり接合容量が小さくできる。この後ソー
ス及びドレインのオーミツク電極１５，１６を取
り、第３図ｄのようなJFETが得られる。
堆積し、さらにその上にレジスト３８を塗布し２
層構造とする（第３図ａ）。フオトリソグラフイ
によりレジスト３８窓あけをしたのち、絶縁膜３
７をエツチングする。その際第３図ｂのように２
層目の膜即ち絶縁膜３７がオーバーハング状態に
なるようにエツチングする。この状態でｐ型不純
物を低エネルギーで高濃度注入し、ｎ型活性層表
面をp+層１４とする。この部分の横方向の寸法
ｘはフオトリソグラフイによる窓あけ精度により
決まるため1μｍ或いはそれ以下の寸法でも高い
精度でp+層１４の形成ができる（第３図ｂ）。次
に、レジストを除去すると、第３図ｃのように横
方向エツチングされた寸法ｙの窓が出現する。こ
の状態で再びｐ型不純物を１回目より少し高いエ
ネルギーで注入し、ｎ型活性層のキヤリアを補償
するようにしてやればp+領域の周辺がn-層３９
となる。こうしてp+層１４ゲート周辺、ゲート
直下及びゲートの側壁部も、すべてp+−n-−ｎ
構造となり接合容量が小さくできる。この後ソー
ス及びドレインのオーミツク電極１５，１６を取
り、第３図ｄのようなJFETが得られる。
発明の実施例
半絶縁性GaAs結晶１１にSiイオンを200kVで
５×1012cm-2注入し850℃で15分間アニールして
ｎ型活性層１２をつくつた。つづいてSiO2膜３
７を3000ÅCVD法で堆積し、その上にAZ1350J
ポジレジスト３８を厚さ1μｍとなるように塗布
した。フオトリソグラフイにより寸法1μｍの窓
あけをしCF4とH2の混合プラズマを用いた反応性
イオンエツチング（RIE）によりSiO2膜３７のド
ライエツチングを行つた。そのRIEは異方性が大
きくレジストの窓あけ寸法とほとんど変らない高
精度のエツチングができる。つづいてHFと
NH4Fの混合液中に約１分浸してSiO2膜の横方向
エツチングを行つた。このときの横方向へのエツ
チング量は約0.5μｍであつた。この状態でZnイオ
ンを60kVで５×1014cm-2注入し、そのあとレジ
ストを除去して、再度Znイオンを120kVで６×
1012cm-2注入したのち、800℃で20分アニールし
てp+層１４の形成とn-層３９の形成を行つた。
そしてAuGeソース、ドレインオーミツク電極を
形成し、FETとした。
５×1012cm-2注入し850℃で15分間アニールして
ｎ型活性層１２をつくつた。つづいてSiO2膜３
７を3000ÅCVD法で堆積し、その上にAZ1350J
ポジレジスト３８を厚さ1μｍとなるように塗布
した。フオトリソグラフイにより寸法1μｍの窓
あけをしCF4とH2の混合プラズマを用いた反応性
イオンエツチング（RIE）によりSiO2膜３７のド
ライエツチングを行つた。そのRIEは異方性が大
きくレジストの窓あけ寸法とほとんど変らない高
精度のエツチングができる。つづいてHFと
NH4Fの混合液中に約１分浸してSiO2膜の横方向
エツチングを行つた。このときの横方向へのエツ
チング量は約0.5μｍであつた。この状態でZnイオ
ンを60kVで５×1014cm-2注入し、そのあとレジ
ストを除去して、再度Znイオンを120kVで６×
1012cm-2注入したのち、800℃で20分アニールし
てp+層１４の形成とn-層３９の形成を行つた。
そしてAuGeソース、ドレインオーミツク電極を
形成し、FETとした。
発明の効果
こうして得られたGaAs Ｊ・FETのＳパラメ
ータを測定してCgsを算出したところ第２図ａの
ような従来のＪ・FETのCgsおよび第２図ｂのよ
うなn-−ｎ構造のＪ・FETのCgsに比べてそれぞ
れ約0.3、および0.8程度と小さくなつていること
が確認され、またこの構造をもつ1μゲートＪ・
FETを使つたノーマリオフ型GaAs ICにおける
スイツチング速度はインバータ１段あたり消費電
力0.1ｍＷの時65pSと従来のICに比べ約1.5倍も高
速であつた。
ータを測定してCgsを算出したところ第２図ａの
ような従来のＪ・FETのCgsおよび第２図ｂのよ
うなn-−ｎ構造のＪ・FETのCgsに比べてそれぞ
れ約0.3、および0.8程度と小さくなつていること
が確認され、またこの構造をもつ1μゲートＪ・
FETを使つたノーマリオフ型GaAs ICにおける
スイツチング速度はインバータ１段あたり消費電
力0.1ｍＷの時65pSと従来のICに比べ約1.5倍も高
速であつた。
第１図はn-−ｎ構造をもつFETの構成とその
キヤリア分布を示す図、第２図はn-−ｎ構造を
もつJFETの従来の断面図、第３図ａ〜ｄは本発
明によるn-−ｎ構造のJFETの工程断面図であ
る。 １１……半絶縁性GaAs基板、１２……ｎ型活
性層、１４……p+層、１５，１６……オーミツ
ク電極、３７……SiO2膜、３８……レジスト、
３９……n-層。
キヤリア分布を示す図、第２図はn-−ｎ構造を
もつJFETの従来の断面図、第３図ａ〜ｄは本発
明によるn-−ｎ構造のJFETの工程断面図であ
る。 １１……半絶縁性GaAs基板、１２……ｎ型活
性層、１４……p+層、１５，１６……オーミツ
ク電極、３７……SiO2膜、３８……レジスト、
３９……n-層。
Claims (1)
- １ 半絶縁性化合物半導体基板表面のｎ型活性層
上に絶縁膜を堆積し、その上にレジストを塗布し
てからこのレジストに窓あけをしたのち前記絶縁
膜をレジスト下に及んでエツチングすることによ
りオーバーハング構造をつくり、ｐ型不純物を高
濃度注入してp+領域を形成したのちレジストを
除去し、再度ｐ型不純物を注入してp+領域周辺
のｎ型活性層のキヤリアを補償することにより横
方向及び深さ方向がp+−n-−ｎ構造のゲートを
形成することを特徴とする電界効果トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2592182A JPS58143586A (ja) | 1982-02-22 | 1982-02-22 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2592182A JPS58143586A (ja) | 1982-02-22 | 1982-02-22 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58143586A JPS58143586A (ja) | 1983-08-26 |
| JPH0534824B2 true JPH0534824B2 (ja) | 1993-05-25 |
Family
ID=12179236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2592182A Granted JPS58143586A (ja) | 1982-02-22 | 1982-02-22 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58143586A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0195564A (ja) * | 1987-10-08 | 1989-04-13 | Toshiba Corp | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5116111A (ja) * | 1974-07-30 | 1976-02-09 | Kobe Steel Ltd | Maakingusochi |
-
1982
- 1982-02-22 JP JP2592182A patent/JPS58143586A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5116111A (ja) * | 1974-07-30 | 1976-02-09 | Kobe Steel Ltd | Maakingusochi |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58143586A (ja) | 1983-08-26 |
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