JPH05346589A - 薄膜トランジスタアレイ配線の製造方法 - Google Patents
薄膜トランジスタアレイ配線の製造方法Info
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- JPH05346589A JPH05346589A JP15017892A JP15017892A JPH05346589A JP H05346589 A JPH05346589 A JP H05346589A JP 15017892 A JP15017892 A JP 15017892A JP 15017892 A JP15017892 A JP 15017892A JP H05346589 A JPH05346589 A JP H05346589A
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Abstract
(57)【要約】
【目的】ＴＦＴアレイ配線短絡修正の高スループット化
をはかる。 【構成】導電膜Ａ２２パターンを導電膜Ｂ２３パターン
を重ね合せたパターンより２μｍ大きめに設計した修正
用パターン２５のマスクを用いて露光，現像，導電膜Ａ
２２のエッチング，導電膜Ｂ２３のエッチングという順
序でＰＲ処理を行うことによって、短絡の原因となって
いた導電膜Ａ残り２４及び導電膜Ｂ残り２６を除去す
る。 【効果】上記修正用マスクを用いた修正により、８６％
以上の修正率及び１０倍以上の短絡修正スループット向
上が得られた。
をはかる。 【構成】導電膜Ａ２２パターンを導電膜Ｂ２３パターン
を重ね合せたパターンより２μｍ大きめに設計した修正
用パターン２５のマスクを用いて露光，現像，導電膜Ａ
２２のエッチング，導電膜Ｂ２３のエッチングという順
序でＰＲ処理を行うことによって、短絡の原因となって
いた導電膜Ａ残り２４及び導電膜Ｂ残り２６を除去す
る。 【効果】上記修正用マスクを用いた修正により、８６％
以上の修正率及び１０倍以上の短絡修正スループット向
上が得られた。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ（Ｔ
ＦＴ）アレイ配線の製造方法に関し、特にＴＦＴアレイ
配線短絡の修正方法に関する。
ＦＴ）アレイ配線の製造方法に関し、特にＴＦＴアレイ
配線短絡の修正方法に関する。
【０００２】
【従来の技術】ＴＦＴアレイ配線の短絡修正は、従来、
液晶パネル組立後の表示特性検査において短絡配線を発
見した後、レーザを用いて短絡箇所を切断することによ
って行っていた。この状況を図面を用いて説明する。
液晶パネル組立後の表示特性検査において短絡配線を発
見した後、レーザを用いて短絡箇所を切断することによ
って行っていた。この状況を図面を用いて説明する。
【０００３】図４（Ａ）は、液晶パネルを模式的に示し
たものである。液晶パネル４１を表示させると短絡が原
因であるライン欠陥４２，４３が現われたとする。この
ライン欠陥４２，４３のライン番号を正確に覚えてお
き、次にこのライン番号の配線を形状認識装置を用いて
端から端まで調べていく。図４（Ｂ）に示すように、ラ
インＸｎ４４上のパターン異常部分４７を発見すること
によって短絡箇所の決定を行う。次にこのパターン異常
部分４７をレーザによって切断すると短絡の修正が完了
する。
たものである。液晶パネル４１を表示させると短絡が原
因であるライン欠陥４２，４３が現われたとする。この
ライン欠陥４２，４３のライン番号を正確に覚えてお
き、次にこのライン番号の配線を形状認識装置を用いて
端から端まで調べていく。図４（Ｂ）に示すように、ラ
インＸｎ４４上のパターン異常部分４７を発見すること
によって短絡箇所の決定を行う。次にこのパターン異常
部分４７をレーザによって切断すると短絡の修正が完了
する。
【０００４】さらに別の短絡配線の検出方法として、Ｔ
ＦＴアレイ配線の完了後にオープン・ショートチェッカ
を用いた抵抗測定による方法があるが、この方法で検出
された短絡基板も同様にパネル組立後に形状認識装置を
用いてパターン異常部分４７を調べていく。そしてレー
ザによってそのパターン異常部分４７を切断していた。
ＦＴアレイ配線の完了後にオープン・ショートチェッカ
を用いた抵抗測定による方法があるが、この方法で検出
された短絡基板も同様にパネル組立後に形状認識装置を
用いてパターン異常部分４７を調べていく。そしてレー
ザによってそのパターン異常部分４７を切断していた。
【０００５】
【発明が解決しようとする課題】この従来のＴＦＴアレ
イ配線短絡の修正は、液晶パネル組立後の表示特性検査
後に行っていたため、ＴＦＴアレイ配線短絡のまま液晶
パネルを組立ててしまうという無駄があり、コストも高
かった。また、表示特性検査で短絡配線を発見した後
に、形状認識装置によって短絡配線の端から端まで走査
させながら短絡箇所を発見するので、非常に多くの時間
がかかりスループットが低かった。
イ配線短絡の修正は、液晶パネル組立後の表示特性検査
後に行っていたため、ＴＦＴアレイ配線短絡のまま液晶
パネルを組立ててしまうという無駄があり、コストも高
かった。また、表示特性検査で短絡配線を発見した後
に、形状認識装置によって短絡配線の端から端まで走査
させながら短絡箇所を発見するので、非常に多くの時間
がかかりスループットが低かった。
【０００６】同様に、ＴＦＴアレイ配線完了後のオープ
ン・ショートチェッカによる短絡の検出方法の場合に
も、形状認識装置による異常パターン部分の検出及びレ
ーザによる切断を行うためスループットが低かった。
ン・ショートチェッカによる短絡の検出方法の場合に
も、形状認識装置による異常パターン部分の検出及びレ
ーザによる切断を行うためスループットが低かった。
【０００７】
【課題を解決するための手段】本発明のＴＦＴアレイ配
線短絡の修正は、多層構造パターンの各層を重ね合わせ
た露光用マスクを用いて、１回のレジスト塗布，露光，
現像により多層膜各層の連続エッチングを行うという特
徴を有している。
線短絡の修正は、多層構造パターンの各層を重ね合わせ
た露光用マスクを用いて、１回のレジスト塗布，露光，
現像により多層膜各層の連続エッチングを行うという特
徴を有している。
【０００８】
【実施例】次に本発明について図面を用いて説明する。
図１は本発明の第１の実施例を説明するためのＴＦＴア
レイ配線基板１１を模式的に示したものである。ＴＦＴ
アレイ配線１２は両側端子部分で交互にシャント配線１
３により連結され、抵抗測定用パッド１４，１５として
とり出される。パッド１４，１５間の抵抗を測定したと
き、その抵抗ＲがＲ≧Ｒａ（Ｒａ：ある基準抵抗値）で
あれば、その配線基板１１は短絡してないと判断する。
逆にＲ＜Ｒａであれば、アレイ配線内部の配線間で短
絡が生じていると判断する。このとき短絡の原因となる
のは配線材料である導電性膜の残り１６である。このよ
うにしてＴＦＴアレイ配線基板１１が短絡しているかい
ないかを選別していき、短絡基板に関して次のような方
法によりロット毎にまとめて短絡修正を行うことができ
る。
図１は本発明の第１の実施例を説明するためのＴＦＴア
レイ配線基板１１を模式的に示したものである。ＴＦＴ
アレイ配線１２は両側端子部分で交互にシャント配線１
３により連結され、抵抗測定用パッド１４，１５として
とり出される。パッド１４，１５間の抵抗を測定したと
き、その抵抗ＲがＲ≧Ｒａ（Ｒａ：ある基準抵抗値）で
あれば、その配線基板１１は短絡してないと判断する。
逆にＲ＜Ｒａであれば、アレイ配線内部の配線間で短
絡が生じていると判断する。このとき短絡の原因となる
のは配線材料である導電性膜の残り１６である。このよ
うにしてＴＦＴアレイ配線基板１１が短絡しているかい
ないかを選別していき、短絡基板に関して次のような方
法によりロット毎にまとめて短絡修正を行うことができ
る。
【０００９】図２（Ａ）は、ＴＦＴアレイ配線の断面図
を模式的に示したものである。ガラス板２１上に導電膜
Ａ２２をパターン形成した後、導電膜Ｂ２３をパターン
形成した２層構造のＴＦＴアレイ配線となっている。図
２（Ｂ）はその平面図を示したものであるが、導電膜Ａ
２２のエッチング不良により左側導電膜Ａ残り２４が右
側導電膜Ｂ２３とつながり短絡している。修正用パター
ン２５はこの２層構造パターンを重ね合わせたものであ
り、実際の重ね合わせパターンより２μｍ大きめに設計
したものである。これにより露光，現像，エッチングプ
ロセスのマージンをとることができる。この修正用パタ
ーン２５マスクを用いて露光→現像→エッチング（導電
膜Ａ２２）→エッチング（導電膜Ｂ２３）という順序で
ＰＲ処理を行うと短絡の原因となっていた導電膜Ａ残り
２４を除去することができる。
を模式的に示したものである。ガラス板２１上に導電膜
Ａ２２をパターン形成した後、導電膜Ｂ２３をパターン
形成した２層構造のＴＦＴアレイ配線となっている。図
２（Ｂ）はその平面図を示したものであるが、導電膜Ａ
２２のエッチング不良により左側導電膜Ａ残り２４が右
側導電膜Ｂ２３とつながり短絡している。修正用パター
ン２５はこの２層構造パターンを重ね合わせたものであ
り、実際の重ね合わせパターンより２μｍ大きめに設計
したものである。これにより露光，現像，エッチングプ
ロセスのマージンをとることができる。この修正用パタ
ーン２５マスクを用いて露光→現像→エッチング（導電
膜Ａ２２）→エッチング（導電膜Ｂ２３）という順序で
ＰＲ処理を行うと短絡の原因となっていた導電膜Ａ残り
２４を除去することができる。
【００１０】同様に図２（Ｃ）に示すように、導電膜Ｂ
２３のエッチング不良により、左側導電膜Ｂ残り２６が
右側導電膜Ｂ２３とつながり短絡している場合にも、修
正用パターン２５マスクを用いて上記と同一の順序で同
一のＰＲ処理を行うと、短絡の原因となっていた導電膜
Ｂ残り２６を除去することができる。このとき、エッチ
ングプロセスの順序が重要であり、下層の膜である導電
膜Ａ２２のエッチングを行った後、上層の膜である導電
膜Ｂ２３のエッチングを行うと効果的である。
２３のエッチング不良により、左側導電膜Ｂ残り２６が
右側導電膜Ｂ２３とつながり短絡している場合にも、修
正用パターン２５マスクを用いて上記と同一の順序で同
一のＰＲ処理を行うと、短絡の原因となっていた導電膜
Ｂ残り２６を除去することができる。このとき、エッチ
ングプロセスの順序が重要であり、下層の膜である導電
膜Ａ２２のエッチングを行った後、上層の膜である導電
膜Ｂ２３のエッチングを行うと効果的である。
【００１１】導電膜Ａ２２と導電膜Ｂ２３は、断線防止
の目的で２重構造になっている部分があるが、その上の
修正パターン２５のレジストにピンホールが生じている
場合、そのピンホール部分は上層の導電膜Ｂ２３がむき
出しになっている。この状態において先に導電膜Ａ２２
のエッチングを行っても、むき出しになっている導電膜
Ｂ２３はエッチングされないので次に行う導電膜Ｂ２３
エッチングでも下層の導電膜Ａ２２はエッチングされな
い。ところが逆のエッチング順序になると、むき出しに
なっている上層の導電膜Ｂ２３がエッチングされ、さら
に下層の導電膜Ａ２２がエッチングされることになり断
線の原因となってしまう。したがって下層膜エッチング
→上層膜エッチングのエッチング順序が断線抑制のため
に重要なプロセスとなる。
の目的で２重構造になっている部分があるが、その上の
修正パターン２５のレジストにピンホールが生じている
場合、そのピンホール部分は上層の導電膜Ｂ２３がむき
出しになっている。この状態において先に導電膜Ａ２２
のエッチングを行っても、むき出しになっている導電膜
Ｂ２３はエッチングされないので次に行う導電膜Ｂ２３
エッチングでも下層の導電膜Ａ２２はエッチングされな
い。ところが逆のエッチング順序になると、むき出しに
なっている上層の導電膜Ｂ２３がエッチングされ、さら
に下層の導電膜Ａ２２がエッチングされることになり断
線の原因となってしまう。したがって下層膜エッチング
→上層膜エッチングのエッチング順序が断線抑制のため
に重要なプロセスとなる。
【００１２】また、抵抗測定でＲ＜Ｒａとなり短絡基板
と判断されたが、実際には短絡していないような正常基
板が修正プロセスにまわされたとしても、上記方法であ
れば、正常パターンを全てレジストでカバーするため異
常なエッチングで不良にしてしまうということがない。
と判断されたが、実際には短絡していないような正常基
板が修正プロセスにまわされたとしても、上記方法であ
れば、正常パターンを全てレジストでカバーするため異
常なエッチングで不良にしてしまうということがない。
【００１３】以上の修正方法によって短絡基板の検査を
簡略化し、ロット毎に多量に処理しながら、ほぼ９３％
の修正率で短絡修正を行うことができるので、短絡修正
のためのスループットが約１０倍とかなり向上した。さ
らに、修正プロセス後の再検査によって短絡基板の次工
程への送付が零となった。これらのことにより、この修
正方法は量産性に適していると言える。
簡略化し、ロット毎に多量に処理しながら、ほぼ９３％
の修正率で短絡修正を行うことができるので、短絡修正
のためのスループットが約１０倍とかなり向上した。さ
らに、修正プロセス後の再検査によって短絡基板の次工
程への送付が零となった。これらのことにより、この修
正方法は量産性に適していると言える。
【００１４】図３（Ａ）は本発明の第２の実施例を説明
する断面図である。第１のゲート絶縁膜３１を介してパ
ターン形成されたＴＦＴアレイ配線を示している。ゲー
ト絶縁膜３１の上に半導体膜Ｃ３２をパターン形成した
後、導電膜Ｄ３３をパターン形成し、最後に導電膜Ｅ３
４をパターン形成した３層構造となっている。図３
（Ｂ）はその平面図であるが第１の実施例で説明したよ
うに、配線の両側端子部分を交互にシャントして引き出
した抵抗測定用パッドで抵抗を測定し短絡基板と判断さ
れたものである。短絡箇所は３箇所ある。まず、半導体
膜Ｃ３２のエッチング不良により半導体膜Ｃ残り３５を
生じ左側導電膜Ｅ３４と短絡しているもの、また、導電
膜Ｄ３３のエッチング不良により導電膜Ｄ残り３６を生
じ、導電膜Ｅ３４と短絡しているもの、さらに、導電膜
Ｅ３４のエッチング不良により導電膜Ｅ残り３７を生
じ、導電膜Ｄ３３及び導電膜Ｅ３４と短絡しているもの
がある。
する断面図である。第１のゲート絶縁膜３１を介してパ
ターン形成されたＴＦＴアレイ配線を示している。ゲー
ト絶縁膜３１の上に半導体膜Ｃ３２をパターン形成した
後、導電膜Ｄ３３をパターン形成し、最後に導電膜Ｅ３
４をパターン形成した３層構造となっている。図３
（Ｂ）はその平面図であるが第１の実施例で説明したよ
うに、配線の両側端子部分を交互にシャントして引き出
した抵抗測定用パッドで抵抗を測定し短絡基板と判断さ
れたものである。短絡箇所は３箇所ある。まず、半導体
膜Ｃ３２のエッチング不良により半導体膜Ｃ残り３５を
生じ左側導電膜Ｅ３４と短絡しているもの、また、導電
膜Ｄ３３のエッチング不良により導電膜Ｄ残り３６を生
じ、導電膜Ｅ３４と短絡しているもの、さらに、導電膜
Ｅ３４のエッチング不良により導電膜Ｅ残り３７を生
じ、導電膜Ｄ３３及び導電膜Ｅ３４と短絡しているもの
がある。
【００１５】修正用パターン３８はこの３層構造パター
ンを重ね合わせたものであり、実際の重ね合わせパター
ンより２μｍ大きめに設計したものである。これによ
り、露光，現像，エッチングプロセスのマージンをとる
ことができる。この修正用パターン３８マスクを用いて
露光→現像→エッチング（半導体膜Ｃ３２）→エッチン
グ（導電膜Ｄ３３）→エッチング（導電膜Ｅ３４）とい
う順序でＰＲ処理を行うと、短絡の原因となっていた半
導体膜Ｃ残り３５、導電膜Ｄ残り３６及び導電膜Ｅ残り
３７を除去し修正することができる。エッチングプロセ
スの順序は、第１の実施例で示した通り下層膜エッチン
グ→上層膜エッチングの順序で行うと２重配線箇所での
断線抑制効果が顕著になる。以上の修正方法によって、
ほぼ８６％の修正率で短絡修正を行うことができ、短絡
修正のためのスループットが約１５倍とかなり向上し
た。
ンを重ね合わせたものであり、実際の重ね合わせパター
ンより２μｍ大きめに設計したものである。これによ
り、露光，現像，エッチングプロセスのマージンをとる
ことができる。この修正用パターン３８マスクを用いて
露光→現像→エッチング（半導体膜Ｃ３２）→エッチン
グ（導電膜Ｄ３３）→エッチング（導電膜Ｅ３４）とい
う順序でＰＲ処理を行うと、短絡の原因となっていた半
導体膜Ｃ残り３５、導電膜Ｄ残り３６及び導電膜Ｅ残り
３７を除去し修正することができる。エッチングプロセ
スの順序は、第１の実施例で示した通り下層膜エッチン
グ→上層膜エッチングの順序で行うと２重配線箇所での
断線抑制効果が顕著になる。以上の修正方法によって、
ほぼ８６％の修正率で短絡修正を行うことができ、短絡
修正のためのスループットが約１５倍とかなり向上し
た。
【００１６】
【発明の効果】以上説明したように本発明は、多層構造
パターンの各層を重ね合わせた露光用マスクを用いて、
１回のレジスト塗布，露光，現像により、多層膜各層の
連続エッチングを行うことによって、配線短絡検査の簡
略化、８６％以上の修正率及び１０倍以上の短絡修正ス
ループット向上が得られたという効果を有する。
パターンの各層を重ね合わせた露光用マスクを用いて、
１回のレジスト塗布，露光，現像により、多層膜各層の
連続エッチングを行うことによって、配線短絡検査の簡
略化、８６％以上の修正率及び１０倍以上の短絡修正ス
ループット向上が得られたという効果を有する。
【図１】本発明の第１の実施例のＴＦＴアレイ配線基板
の平面図である。
の平面図である。
【図２】（Ａ）はＴＦＴアレイ配線の断面図，（Ｂ），
（Ｃ）はＴＦＴアレイ配線の平面図である。
（Ｃ）はＴＦＴアレイ配線の平面図である。
【図３】（Ａ）はＴＦＴアレイ配線の断面図，（Ｂ）は
ＴＦＴアレイ配線の平面図である。
ＴＦＴアレイ配線の平面図である。
【図４】（Ａ）は液晶パネルの模式図，（Ｂ）はＴＦＴ
アレイ配線の平面図である。
アレイ配線の平面図である。
１１ ＴＦＴアレイ配線基板 １２ ＴＦＴアレイ配線 １３ シャント配線 １４，１５ 抵抗測定用パッド １６ 導電性膜残り ２１ ガラス板 ２２ 導電膜Ａ ２３ 導電膜Ｂ ２４ 導電膜Ａ残り ２５ 修正用パターン ２６ 導電膜Ｂ残り ３１ ゲート絶縁膜 ３２ 半導体膜Ｃ ３３ 導電膜Ｄ ３４ 導電膜Ｅ ３５ 半導体膜Ｃ残り ３６ 導電膜Ｄ残り ３７ 導電膜Ｅ残り ３８ 修正用パターン ４１ 液晶パネル ４２，４３ ライン欠陥 ４７ パターン異常部分
Claims (1)
- 【請求項１】 ２層以上のパターンを１層内に重ね合
せ、さらに上記重ね合せパターンを１０μｍ以下まで拡
大したパターンを有する露光用マスクを用いて、すでに
１層以上の薄膜パターンが形成されている基板に対し、
１回のレジスト塗布，露光，現像を行った後、下層膜か
ら上層膜へと連続して各層のエッチングを施し、各々の
薄膜層のパターン短絡を修正することを特徴とする薄膜
トランジスタアレイ配線の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15017892A JPH05346589A (ja) | 1992-06-10 | 1992-06-10 | 薄膜トランジスタアレイ配線の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15017892A JPH05346589A (ja) | 1992-06-10 | 1992-06-10 | 薄膜トランジスタアレイ配線の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05346589A true JPH05346589A (ja) | 1993-12-27 |
Family
ID=15491215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15017892A Withdrawn JPH05346589A (ja) | 1992-06-10 | 1992-06-10 | 薄膜トランジスタアレイ配線の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05346589A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5618384A (en) * | 1995-12-27 | 1997-04-08 | Chartered Semiconductor Manufacturing Pte, Ltd. | Method for forming residue free patterned conductor layers upon high step height integrated circuit substrates using reflow of photoresist |
| KR20030069953A (ko) * | 2003-08-04 | 2003-08-27 | 이시형 | 평판표시소자의 결함수정 장치 |
| JP2013037820A (ja) * | 2011-08-04 | 2013-02-21 | Panasonic Corp | 表示装置の製造方法 |
-
1992
- 1992-06-10 JP JP15017892A patent/JPH05346589A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5618384A (en) * | 1995-12-27 | 1997-04-08 | Chartered Semiconductor Manufacturing Pte, Ltd. | Method for forming residue free patterned conductor layers upon high step height integrated circuit substrates using reflow of photoresist |
| KR20030069953A (ko) * | 2003-08-04 | 2003-08-27 | 이시형 | 평판표시소자의 결함수정 장치 |
| JP2013037820A (ja) * | 2011-08-04 | 2013-02-21 | Panasonic Corp | 表示装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |