JPH05343975A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05343975A JPH05343975A JP4150378A JP15037892A JPH05343975A JP H05343975 A JPH05343975 A JP H05343975A JP 4150378 A JP4150378 A JP 4150378A JP 15037892 A JP15037892 A JP 15037892A JP H05343975 A JPH05343975 A JP H05343975A
- Authority
- JP
- Japan
- Prior art keywords
- pull
- resistors
- resistor
- semiconductor integrated
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明の目的は、入力端、出力端にプルアップ
抵抗、およびプルダウン抵抗をもつ半導体集積回路にお
いて、実装スペースの低減、原価低減、およびシステム
の信頼性を向上することにある。 【構成】入力端、出力端にプルアップ抵抗、およびプル
ダウン抵抗付バッファをもつ半導体集積回路において、
同種の抵抗を並列、直列に接続するか、または抵抗を構
成する半導体の特性を変えて、その抵抗値を可変する。
抵抗、およびプルダウン抵抗をもつ半導体集積回路にお
いて、実装スペースの低減、原価低減、およびシステム
の信頼性を向上することにある。 【構成】入力端、出力端にプルアップ抵抗、およびプル
ダウン抵抗付バッファをもつ半導体集積回路において、
同種の抵抗を並列、直列に接続するか、または抵抗を構
成する半導体の特性を変えて、その抵抗値を可変する。
Description
【０００１】
【産業上の利用分野】入力端、出力端にプルアップ抵
抗、およびプルダウン抵抗付入出力バッファをもつ半導
体集積回路において、前記抵抗値を設定することによ
り、半導体集積回路の入出力端に設ける必要のある外付
抵抗を取り除き、これによる実装スペースの低減、原価
低減、および部品点数低減によるシステム信頼性の向上
を可能とする半導体集積回路に関する。
抗、およびプルダウン抵抗付入出力バッファをもつ半導
体集積回路において、前記抵抗値を設定することによ
り、半導体集積回路の入出力端に設ける必要のある外付
抵抗を取り除き、これによる実装スペースの低減、原価
低減、および部品点数低減によるシステム信頼性の向上
を可能とする半導体集積回路に関する。
【０００２】
【従来の技術】市販品のゲート方式半導体集積回路な
ど、セミカスタムの半導体集積回路では、入出力端の入
力バッファにおけるプルアップ抵抗、およびプルダウン
抵抗の抵抗値は、一定の値であった。例えば、入出力プ
ルアップ抵抗は、標準で２２．７ｋΩ（５Ｖ／２２０μ
Ａ）である。また、製造上のバラツキで、最小９．１ｋ
Ω（５Ｖ／５５０μＡ）、最大６２．５ｋΩ（５Ｖ／８
０μＡ）の値となる。そのため、設計者、及び開発者
が、任意の、例えば５ｋΩまたは１５０ｋΩの抵抗値を
持つ入出力バッファを選択して、設計できなかった。
ど、セミカスタムの半導体集積回路では、入出力端の入
力バッファにおけるプルアップ抵抗、およびプルダウン
抵抗の抵抗値は、一定の値であった。例えば、入出力プ
ルアップ抵抗は、標準で２２．７ｋΩ（５Ｖ／２２０μ
Ａ）である。また、製造上のバラツキで、最小９．１ｋ
Ω（５Ｖ／５５０μＡ）、最大６２．５ｋΩ（５Ｖ／８
０μＡ）の値となる。そのため、設計者、及び開発者
が、任意の、例えば５ｋΩまたは１５０ｋΩの抵抗値を
持つ入出力バッファを選択して、設計できなかった。
【０００３】
【発明が解決しようとする課題】従来技術での半導体集
積回路では、入力端、出力端におけるプルアップ抵抗、
およびプルダウン抵抗付入出力バッファの抵抗値が一定
の値であったため、前記抵抗値を変更するためには、外
付抵抗を用いていた。そのため、外付抵抗部分の実装ス
ペースを余分に必要とし、部品数の増加という問題があ
った。
積回路では、入力端、出力端におけるプルアップ抵抗、
およびプルダウン抵抗付入出力バッファの抵抗値が一定
の値であったため、前記抵抗値を変更するためには、外
付抵抗を用いていた。そのため、外付抵抗部分の実装ス
ペースを余分に必要とし、部品数の増加という問題があ
った。
【０００４】本発明の目的は、実装スペースの低減、原
価の低減、および部品点数低減によるシステムの信頼性
を向上することにある。
価の低減、および部品点数低減によるシステムの信頼性
を向上することにある。
【０００５】
【課題を解決するための手段】本発明は、入力端、出力
端にプルアップ抵抗、およびプルダウン抵抗付入出力バ
ッファをもつ半導体集積回路において、前記抵抗を特性
の異なる半導体を用いて、抵抗値を設定することにより
達成できる。また、同種、もしくは、異種の２つ以上の
前記抵抗を接続をすることにより達成できる。
端にプルアップ抵抗、およびプルダウン抵抗付入出力バ
ッファをもつ半導体集積回路において、前記抵抗を特性
の異なる半導体を用いて、抵抗値を設定することにより
達成できる。また、同種、もしくは、異種の２つ以上の
前記抵抗を接続をすることにより達成できる。
【０００６】
【作用】本発明によれば、入力端、出力端にプルアップ
抵抗、およびプルダウン抵抗付入出力バッファをもつ半
導体集積回路において、前記抵抗値を可変することがで
きる。
抵抗、およびプルダウン抵抗付入出力バッファをもつ半
導体集積回路において、前記抵抗値を可変することがで
きる。
【０００７】これにより、従来技術では前記抵抗値を変
更するために、外付抵抗を用いていたが、その必要はな
くなる。このため、実装スペースを低減することができ
る。また、余分な部品が減るため、本発明の半導体集積
回路を用いたシステムの信頼性を向上することができ
る。
更するために、外付抵抗を用いていたが、その必要はな
くなる。このため、実装スペースを低減することができ
る。また、余分な部品が減るため、本発明の半導体集積
回路を用いたシステムの信頼性を向上することができ
る。
【０００８】
【実施例】本発明の一実施例を図１（Ａ）、および
（Ｂ）により説明する。１，２は本発明の半導体集積回
路であり、プルアップ抵抗付入力バッファ、プルダウン
抵抗付入力バッファである。３は本半導体集積回路の電
源ラインであり、４はグランド（以下ＧＮＤ）ラインで
ある。５はプルアップ抵抗付入力バッファ、プルダウン
抵抗付入力バッファの入力信号の内部信号ラインであ
る。６はトーテムポール型のバッファである。１１，１
２、および２１，２２は、それぞれ、入力バッファの同
種のプルアップ抵抗、プルダウン抵抗である。図２
（Ａ）は、図１（Ａ）、図３（Ａ）の等価回路図であ
り、図２（Ｂ）は、図１（Ｂ）、図３（Ｂ）の等価回路
図である。プルアップ抵抗１３は、プルアップ抵抗１
１，１２の合成抵抗であり、プルダウン抵抗２３は、プ
ルダウン抵抗２１，２２の合成抵抗である。
（Ｂ）により説明する。１，２は本発明の半導体集積回
路であり、プルアップ抵抗付入力バッファ、プルダウン
抵抗付入力バッファである。３は本半導体集積回路の電
源ラインであり、４はグランド（以下ＧＮＤ）ラインで
ある。５はプルアップ抵抗付入力バッファ、プルダウン
抵抗付入力バッファの入力信号の内部信号ラインであ
る。６はトーテムポール型のバッファである。１１，１
２、および２１，２２は、それぞれ、入力バッファの同
種のプルアップ抵抗、プルダウン抵抗である。図２
（Ａ）は、図１（Ａ）、図３（Ａ）の等価回路図であ
り、図２（Ｂ）は、図１（Ｂ）、図３（Ｂ）の等価回路
図である。プルアップ抵抗１３は、プルアップ抵抗１
１，１２の合成抵抗であり、プルダウン抵抗２３は、プ
ルダウン抵抗２１，２２の合成抵抗である。
【０００９】従来技術のプルアップ抵抗付入力バッフ
ァ、プルダウン抵抗付入力バッファを図４（Ａ），
（Ｂ）に示す。９，１０は、プルアップ抵抗付入力バッ
ファ、およびプルダウン抵抗付入力バッファである。４
１，４２は、プルアップ抵抗、およびプルダウン抵抗で
ある。４１，４２のように、プルアップ抵抗、プルダウ
ン抵抗は１つで、半導体の特性も固定であるため、その
プルアップ抵抗値、プルダウン抵抗値は一定の値であっ
た。
ァ、プルダウン抵抗付入力バッファを図４（Ａ），
（Ｂ）に示す。９，１０は、プルアップ抵抗付入力バッ
ファ、およびプルダウン抵抗付入力バッファである。４
１，４２は、プルアップ抵抗、およびプルダウン抵抗で
ある。４１，４２のように、プルアップ抵抗、プルダウ
ン抵抗は１つで、半導体の特性も固定であるため、その
プルアップ抵抗値、プルダウン抵抗値は一定の値であっ
た。
【００１０】本発明では、１１，２１と同種の１２，２
２のプルアップ抵抗、プルダウン抵抗群を１１，２１の
プルアップ抵抗、プルダウン抵抗と並列に接続すること
により、その合成の抵抗値を２分の１、３分の１…と小
さくできる。例えば、従来技術で述べたＣＭＯＳゲート
アレイでは、標準２２．７ＫΩであるので、１１．４Ｋ
Ω，９．６ＫΩ…と任意の値の抵抗を作れる。
２のプルアップ抵抗、プルダウン抵抗群を１１，２１の
プルアップ抵抗、プルダウン抵抗と並列に接続すること
により、その合成の抵抗値を２分の１、３分の１…と小
さくできる。例えば、従来技術で述べたＣＭＯＳゲート
アレイでは、標準２２．７ＫΩであるので、１１．４Ｋ
Ω，９．６ＫΩ…と任意の値の抵抗を作れる。
【００１１】図３（Ａ），（Ｂ）には、プルアップ抵
抗、およびプルダウン抵抗の抵抗値を大きくする方法を
示す。７，８は、本発明の半導体集積回路である。１
１，１２、および２１，２２は、プルアップ抵抗、及び
プルダウン抵抗である。従来技術でのプルアップ抵抗、
プルダウン抵抗は、図４の４１，４２ように、前記抵抗
は１つで、特性も固定であるため、そのプルアップ抵抗
値、プルダウン抵抗値は一定の値であった。
抗、およびプルダウン抵抗の抵抗値を大きくする方法を
示す。７，８は、本発明の半導体集積回路である。１
１，１２、および２１，２２は、プルアップ抵抗、及び
プルダウン抵抗である。従来技術でのプルアップ抵抗、
プルダウン抵抗は、図４の４１，４２ように、前記抵抗
は１つで、特性も固定であるため、そのプルアップ抵抗
値、プルダウン抵抗値は一定の値であった。
【００１２】本発明では、図３のプルアップ抵抗１１，
１２、プルダウン抵抗２１，２２のように、プルアップ
抵抗、またはプルダウン抵抗を直列に接続することによ
り、その合成の抵抗値を２倍、３倍…と大きくできる。
例えば、従来技術で述べたＣＭＯＳゲートアレイでは、
標準２２．７ＫΩであるので、４５．４ＫΩ，６８．１
ＫΩ…と任意の値の抵抗を作れる。
１２、プルダウン抵抗２１，２２のように、プルアップ
抵抗、またはプルダウン抵抗を直列に接続することによ
り、その合成の抵抗値を２倍、３倍…と大きくできる。
例えば、従来技術で述べたＣＭＯＳゲートアレイでは、
標準２２．７ＫΩであるので、４５．４ＫΩ，６８．１
ＫΩ…と任意の値の抵抗を作れる。
【００１３】本発明の別の一実施例を、従来技術の図４
（Ａ）、および（Ｂ）で説明する。図４（Ａ），（Ｂ）
は従来技術のプルアップ抵抗付き入力バッファ、および
プルダウン抵抗付き入力バッファである。４１、４２
は、それぞれプルアップ抵抗、プルダウン抵抗である。
（Ａ）、および（Ｂ）で説明する。図４（Ａ），（Ｂ）
は従来技術のプルアップ抵抗付き入力バッファ、および
プルダウン抵抗付き入力バッファである。４１、４２
は、それぞれプルアップ抵抗、プルダウン抵抗である。
【００１４】従来技術での前記抵抗は、特定の特性の半
導体のみで構成されていた。そのため、その抵抗値は一
定の値であった。
導体のみで構成されていた。そのため、その抵抗値は一
定の値であった。
【００１５】本発明では、４１，４２の半導体の特性を
変える、すなわち、抵抗値は線長に比例し、線幅に反比
例する。そこで、その半導体の線幅、線長を変えること
によって、異なった抵抗値を持たせるようにする。
変える、すなわち、抵抗値は線長に比例し、線幅に反比
例する。そこで、その半導体の線幅、線長を変えること
によって、異なった抵抗値を持たせるようにする。
【００１６】また、この二つの実施例を併せることによ
って、様々な抵抗値が得られる。異種の特性を持つ前記
抵抗２つ以上を並列、または直列に接続することによ
り、様々な抵抗値を設定することができる。
って、様々な抵抗値が得られる。異種の特性を持つ前記
抵抗２つ以上を並列、または直列に接続することによ
り、様々な抵抗値を設定することができる。
【００１７】これにより、本発明の半導体集積回路は、
実装時に外付抵抗を設ける必要がなく、実装スペースの
低減、原価低減、および部品点数低減によるシステム全
体の信頼性を向上することができる。
実装時に外付抵抗を設ける必要がなく、実装スペースの
低減、原価低減、および部品点数低減によるシステム全
体の信頼性を向上することができる。
【００１８】この説明では、入力端の入力バッファのプ
ルアップ抵抗、およびプルダウン抵抗についてのみを取
り上げたが、出力端の出力バッファにおいても同じであ
る。
ルアップ抵抗、およびプルダウン抵抗についてのみを取
り上げたが、出力端の出力バッファにおいても同じであ
る。
【００１９】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、従来の半導体集積回路と比較し、実装スペー
スの低減、原価低減、および部品点数低減によるシステ
ム全体の信頼性を向上できる。
積回路は、従来の半導体集積回路と比較し、実装スペー
スの低減、原価低減、および部品点数低減によるシステ
ム全体の信頼性を向上できる。
【図１】本発明の一実施例である、プルアップ，プルダ
ウン抵抗付入力バッファを用いた半導体集積回路の内部
構成図である。
ウン抵抗付入力バッファを用いた半導体集積回路の内部
構成図である。
【図２】図１（Ａ），（Ｂ）のプルアップ，プルダウン
抵抗付入力バッファの等価回路図である。
抵抗付入力バッファの等価回路図である。
【図３】本発明の一実施例である、プルアップ，プルダ
ウン抵抗付入力バッファを用いた半導体集積回路の内部
構成図である。
ウン抵抗付入力バッファを用いた半導体集積回路の内部
構成図である。
【図４】従来技術であるプルアップ，プルダウン抵抗付
入力バッファの内部構成図である。
入力バッファの内部構成図である。
１，７…本発明の半導体集積回路であるプルアップ抵抗
付入力バッファ ２，８…本発明の半導体集積回路であるプルダウン抵抗
付入力バッファ ３…電源ライン ４…ＧＮＤライン ５…入力信号の内部信号ライン ６…バッファ（トーテムポール型） ９…従来技術の半導体集積回路であるプルアップ抵抗付
入力バッファ １０…従来技術の半導体集積回路であるプルダウン抵抗
付入力バッファ １１，１２，１３，４１…プルアップ抵抗 ２１，２２，２３，４２…プルダウン抵抗
付入力バッファ ２，８…本発明の半導体集積回路であるプルダウン抵抗
付入力バッファ ３…電源ライン ４…ＧＮＤライン ５…入力信号の内部信号ライン ６…バッファ（トーテムポール型） ９…従来技術の半導体集積回路であるプルアップ抵抗付
入力バッファ １０…従来技術の半導体集積回路であるプルダウン抵抗
付入力バッファ １１，１２，１３，４１…プルアップ抵抗 ２１，２２，２３，４２…プルダウン抵抗
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/01 8941−5Ｊ
Claims (2)
- 【請求項１】入力端、出力端にプルアップ抵抗、および
プルダウン抵抗付入出力バッファをもつ半導体集積回路
において、前記抵抗を特性の異なる半導体で構成するこ
とにより、様々な抵抗値を設定できることを特徴とする
半導体集積回路。 - 【請求項２】入力端、出力端にプルアップ抵抗、および
プルダウン抵抗付入出力バッファをもつ半導体集積回路
において、同種、または異種（特性の異なる半導体で抵
抗を構成する。）の前記抵抗を、２つ以上設けて接続す
ることにより、様々な抵抗値を設定できることを特徴と
する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4150378A JPH05343975A (ja) | 1992-06-10 | 1992-06-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4150378A JPH05343975A (ja) | 1992-06-10 | 1992-06-10 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343975A true JPH05343975A (ja) | 1993-12-24 |
Family
ID=15495691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4150378A Pending JPH05343975A (ja) | 1992-06-10 | 1992-06-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343975A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012186768A (ja) * | 2011-03-08 | 2012-09-27 | Ricoh Co Ltd | 半導体集積回路の出力バッファ回路、及び半導体集積回路 |
-
1992
- 1992-06-10 JP JP4150378A patent/JPH05343975A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012186768A (ja) * | 2011-03-08 | 2012-09-27 | Ricoh Co Ltd | 半導体集積回路の出力バッファ回路、及び半導体集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4733110A (en) | BICMOS logical circuits | |
| CA1257342A (en) | Integrated logic circuit incorporating a module which generates a control signal that cancels switching noise | |
| JP2000059202A (ja) | ドライバ回路の出力インピ―ダンス校正回路 | |
| US20030025528A1 (en) | Universal pecl/lvds output structure | |
| JPH05343975A (ja) | 半導体集積回路 | |
| JP2528091B2 (ja) | 集積回路 | |
| JP3147955B2 (ja) | 半導体装置 | |
| US4485318A (en) | Interface circuit for an integrated injection logic circuit | |
| JPS6252486B2 (ja) | ||
| JP2808754B2 (ja) | ゲートアレイ型集積回路 | |
| JPS643054B2 (ja) | ||
| JP2815038B2 (ja) | 半導体集積回路のトリミング装置 | |
| KR100468684B1 (ko) | 저전력출력회로 | |
| KR100310380B1 (ko) | 집적회로 | |
| JP2811740B2 (ja) | 集積回路 | |
| JP3091552B2 (ja) | Ｉｃ化抵抗器 | |
| JPH0359583B2 (ja) | ||
| JPH04262617A (ja) | 半導体集積回路 | |
| JPS6113413B2 (ja) | ||
| JPS632486B2 (ja) | ||
| JPH0312487B2 (ja) | ||
| JPS60137128A (ja) | デジタル回路の出力装置 | |
| KR19980044847U (ko) | 중앙처리장치 리셋회로 | |
| JPH0583115A (ja) | 論理回路 | |
| JPH0262116A (ja) | 半導体集積回路装置の出力バッファ回路 |