JPH05342863A - メモリ・システムのリフレッシュ制御方式 - Google Patents
メモリ・システムのリフレッシュ制御方式Info
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- JPH05342863A JPH05342863A JP4174935A JP17493592A JPH05342863A JP H05342863 A JPH05342863 A JP H05342863A JP 4174935 A JP4174935 A JP 4174935A JP 17493592 A JP17493592 A JP 17493592A JP H05342863 A JPH05342863 A JP H05342863A
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- memory
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Abstract
(57)【要約】
【目的】 オンデマンド方式のキャッシュメモリ２を含
む、ＤＲＡＭとＤＲＡＭコントローラのメモリ・システ
ムにおいて、ＤＲＡＭ９へのアクセス要求とリフレッシ
ュ要求の競合を少なくして、メモリ・アクセスの効率化
を図る。 【構成】 キャッシュ・メモリ２がキャッシュ・ミスを
起こしたことを検出して、ミスしたデータを含む連続し
たデータを取り込んだ後に、キャッシュ・ヒットする可
能性の高い区間にＤＲＡＭ９のリフレッシュを行なうよ
うにタイミングを調整するようにしたものである。
む、ＤＲＡＭとＤＲＡＭコントローラのメモリ・システ
ムにおいて、ＤＲＡＭ９へのアクセス要求とリフレッシ
ュ要求の競合を少なくして、メモリ・アクセスの効率化
を図る。 【構成】 キャッシュ・メモリ２がキャッシュ・ミスを
起こしたことを検出して、ミスしたデータを含む連続し
たデータを取り込んだ後に、キャッシュ・ヒットする可
能性の高い区間にＤＲＡＭ９のリフレッシュを行なうよ
うにタイミングを調整するようにしたものである。
Description
【０００１】
【産業上の利用分野】本発明は、プロセッサに接続され
てアクセスされるキャッシュ・メモリ及びタイマにより
一定時間間隔でリフレッシュされるＤＲＡＭ（ダイナミ
ック・ランダム・アクセス・メモリ）とを備えたメモリ
・システムのリフレッシュ制御方式に関する。
てアクセスされるキャッシュ・メモリ及びタイマにより
一定時間間隔でリフレッシュされるＤＲＡＭ（ダイナミ
ック・ランダム・アクセス・メモリ）とを備えたメモリ
・システムのリフレッシュ制御方式に関する。
【０００２】
【従来の技術】図５は従来のマイクロプロセッサとキャ
ッシュ・メモリとＤＲＡＭとＤＲＡＭのリフレッシュを
制御するＤＲＡＭコントローラを含むメモリ・システム
の一例を示すブロック図である。図において、１はＭＰ
Ｕ（マイクロプロセッサ）、２はキャッシュ・メモリ、
３はバス・インターフェース回路、４はリフレッシュ・
タイマ、５はアービタ、６はタイミング・ジェネレー
タ、７はリフレッシュ・アドレス・カウンタ、８はアド
レス・マルチプレクサ、９はＤＲＡＭである。上記リフ
レッシュ・タイマ４，アービタ５，タイミング・ジェネ
レータ６，リフレッシュ・アドレス・カウンタ７，アド
レス・マルチプレクサ８によりＤＲＡＭコントローラ１
００を構成する。
ッシュ・メモリとＤＲＡＭとＤＲＡＭのリフレッシュを
制御するＤＲＡＭコントローラを含むメモリ・システム
の一例を示すブロック図である。図において、１はＭＰ
Ｕ（マイクロプロセッサ）、２はキャッシュ・メモリ、
３はバス・インターフェース回路、４はリフレッシュ・
タイマ、５はアービタ、６はタイミング・ジェネレー
タ、７はリフレッシュ・アドレス・カウンタ、８はアド
レス・マルチプレクサ、９はＤＲＡＭである。上記リフ
レッシュ・タイマ４，アービタ５，タイミング・ジェネ
レータ６，リフレッシュ・アドレス・カウンタ７，アド
レス・マルチプレクサ８によりＤＲＡＭコントローラ１
００を構成する。
【０００３】図６は図５のブロック図のリフレッシュ間
隔のタイミング図である。従来例の動作を図５と図６を
用いて説明する。まず、図５の構成例の動作について説
明する。ＭＰＵ１は、アドレス線、制御線、データ線を
用いて、ＤＲＡＭ９に対してリード、ライトのアクセス
を行う。
隔のタイミング図である。従来例の動作を図５と図６を
用いて説明する。まず、図５の構成例の動作について説
明する。ＭＰＵ１は、アドレス線、制御線、データ線を
用いて、ＤＲＡＭ９に対してリード、ライトのアクセス
を行う。
【０００４】キャッシュ・メモリ２は、ＭＰＵ１のＤＲ
ＡＭ９へのリード・アクセスを検出し、アクセス・アド
レスのデータを内部に持っている（キャッシュ・ヒッ
ト）ならば、ＭＰＵ１に対してデータを供給する。この
時、バス・インターフェース回路３を操作して、ＭＰＵ
１のリード・アクセス信号がＤＲＡＭ９に伝達されない
ようにする。また、アクセス・アドレスのデータを内部
に持っていない（キャッシュ・ミス）ならば、バス・イ
ンターフェース回路３を操作して、リード・アクセス信
号をＤＲＡＭ９側に伝える。キャッシュ・メモリ２は、
ＤＲＡＭ９から供給されるデータを、ＭＰＵ１が取り込
むのと同時に内部に取り込む、また、この後、ＭＰＵ１
のバス・アクセスを停止させ、ＤＲＡＭ９に対して、Ｍ
ＰＵ１のリード・アクセスしたアドレスから連続した例
えば３ワードをＤＲＡＭ９からリードして、取り込む。
この場合、取り込むワード数は予めキャッシュ・メモリ
２に設定されている。
ＡＭ９へのリード・アクセスを検出し、アクセス・アド
レスのデータを内部に持っている（キャッシュ・ヒッ
ト）ならば、ＭＰＵ１に対してデータを供給する。この
時、バス・インターフェース回路３を操作して、ＭＰＵ
１のリード・アクセス信号がＤＲＡＭ９に伝達されない
ようにする。また、アクセス・アドレスのデータを内部
に持っていない（キャッシュ・ミス）ならば、バス・イ
ンターフェース回路３を操作して、リード・アクセス信
号をＤＲＡＭ９側に伝える。キャッシュ・メモリ２は、
ＤＲＡＭ９から供給されるデータを、ＭＰＵ１が取り込
むのと同時に内部に取り込む、また、この後、ＭＰＵ１
のバス・アクセスを停止させ、ＤＲＡＭ９に対して、Ｍ
ＰＵ１のリード・アクセスしたアドレスから連続した例
えば３ワードをＤＲＡＭ９からリードして、取り込む。
この場合、取り込むワード数は予めキャッシュ・メモリ
２に設定されている。
【０００５】ＤＲＡＭ９は、一定周期でリフレッシュす
る必要があるので、リフレッシュ・タイマ４は、８ms／
５１２の間隔で、アービタ５に対してリフレッシュ・リ
クエスト信号ｄを送る。アービタ５は、リフレッシュ・
タイマ４からのリフレッシュ・リクエスト信号ｄとＭＰ
Ｕ１からのメモリ・リクエスト信号ｇを調停して、その
結果によりタイミング・ジェネレータ６を操作する。メ
モリ・リクエストとリフレッシュ・リクエストが同時に
発生した場合は、リフレッシュ・リクエスト信号ｄが優
先される。アービタ５により操作されるタイミング・ジ
ェネレータ６は、要求がリフレッシュ・リクエストな
ら、ＤＲＡＭ９をリフレッシュするようにリフレッシュ
・アドレス・カウンタ７にリフレッシュ・リクエスト制
御信号６ａを出力し、メモリ・リクエストなら、メモリ
のリードまたはライトを行うようにＤＲＡＭ９へメモリ
・リクエスト制御信号６ｂを出力する。
る必要があるので、リフレッシュ・タイマ４は、８ms／
５１２の間隔で、アービタ５に対してリフレッシュ・リ
クエスト信号ｄを送る。アービタ５は、リフレッシュ・
タイマ４からのリフレッシュ・リクエスト信号ｄとＭＰ
Ｕ１からのメモリ・リクエスト信号ｇを調停して、その
結果によりタイミング・ジェネレータ６を操作する。メ
モリ・リクエストとリフレッシュ・リクエストが同時に
発生した場合は、リフレッシュ・リクエスト信号ｄが優
先される。アービタ５により操作されるタイミング・ジ
ェネレータ６は、要求がリフレッシュ・リクエストな
ら、ＤＲＡＭ９をリフレッシュするようにリフレッシュ
・アドレス・カウンタ７にリフレッシュ・リクエスト制
御信号６ａを出力し、メモリ・リクエストなら、メモリ
のリードまたはライトを行うようにＤＲＡＭ９へメモリ
・リクエスト制御信号６ｂを出力する。
【０００６】リフレッシュ・アドレス・カウンタ７は、
タイミング・ジェネレータ６によって制御されて、リフ
レッシュ・アドレスの生成（０〜５１１）を行う。その
アドレスは、一回のリフレッシュごとにカウント・ダウ
ンされる。アドレス・マルチプレクサ８は、リフレッシ
ュ・アドレス・カウンタ７から供給されるアドレスとＭ
ＰＵ１から供給されるアドレスをリフレッシュかメモリ
・アクセスかにより選択して、ＤＲＡＭ９に出力する。
以上のような動作により、ＤＲＡＭ９のリフレッシュ
は、８ｍｓ／５１２の周期で行なわれるのに対し、ＭＰ
Ｕ１からのメモリ・アクセスはＤＲＡＭ９に格納される
プログラムとデータに依存するので、周期は一定しな
い。しかし、キャッシュ・メモリ２がキャッシュ・ミス
を起こし、ＤＲＡＭ９から連続するデータを取り込んだ
後は、キャッシュ・メモリ２にキャッシュ・ヒットをし
やすいので、３ワード分のヒット・サイクル時間の間
は、ＤＲＡＭ９へのアクセスの可能性が少なくなる。に
も係わらず、リフレッシュ（８ｍｓ／５１２）は同一の
周期で行っていた。この場合、図６のように３ワード分
のヒットの可能性の高い区間の間、すなわち、キャッシ
ュ・ミス後にＤＲＡＭ９から連続するデータの取込みが
完了した時点Ｅよりヒット・サイクル区間Ｓの間、リフ
レッシュＲが行われず、逆に、この３ワード分のヒット
・サイクル区間Ｓの経過後にリフレッシュＲを行ってい
る。このためＭＰＵ１からのメモリ・リクエストと競合
して、メモリ・リクエストが待たされる場合が多かっ
た。
タイミング・ジェネレータ６によって制御されて、リフ
レッシュ・アドレスの生成（０〜５１１）を行う。その
アドレスは、一回のリフレッシュごとにカウント・ダウ
ンされる。アドレス・マルチプレクサ８は、リフレッシ
ュ・アドレス・カウンタ７から供給されるアドレスとＭ
ＰＵ１から供給されるアドレスをリフレッシュかメモリ
・アクセスかにより選択して、ＤＲＡＭ９に出力する。
以上のような動作により、ＤＲＡＭ９のリフレッシュ
は、８ｍｓ／５１２の周期で行なわれるのに対し、ＭＰ
Ｕ１からのメモリ・アクセスはＤＲＡＭ９に格納される
プログラムとデータに依存するので、周期は一定しな
い。しかし、キャッシュ・メモリ２がキャッシュ・ミス
を起こし、ＤＲＡＭ９から連続するデータを取り込んだ
後は、キャッシュ・メモリ２にキャッシュ・ヒットをし
やすいので、３ワード分のヒット・サイクル時間の間
は、ＤＲＡＭ９へのアクセスの可能性が少なくなる。に
も係わらず、リフレッシュ（８ｍｓ／５１２）は同一の
周期で行っていた。この場合、図６のように３ワード分
のヒットの可能性の高い区間の間、すなわち、キャッシ
ュ・ミス後にＤＲＡＭ９から連続するデータの取込みが
完了した時点Ｅよりヒット・サイクル区間Ｓの間、リフ
レッシュＲが行われず、逆に、この３ワード分のヒット
・サイクル区間Ｓの経過後にリフレッシュＲを行ってい
る。このためＭＰＵ１からのメモリ・リクエストと競合
して、メモリ・リクエストが待たされる場合が多かっ
た。
【０００７】
【発明が解決しようとする課題】上述した従来のメモリ
・システムでは、キャッシュ・メモリ２がＤＲＡＭ９に
アクセスする可能性の少ない区間（すなわちヒット・サ
イクル区間Ｓ）があるにも係わらず、同一周期でＤＲＡ
Ｍ９のリフレッシュを行っているので、上記以外の区間
でのＤＲＡＭ９へのアクセスの競合を起こし、メモリ・
アクセスが効率的に行われない場合があった。
・システムでは、キャッシュ・メモリ２がＤＲＡＭ９に
アクセスする可能性の少ない区間（すなわちヒット・サ
イクル区間Ｓ）があるにも係わらず、同一周期でＤＲＡ
Ｍ９のリフレッシュを行っているので、上記以外の区間
でのＤＲＡＭ９へのアクセスの競合を起こし、メモリ・
アクセスが効率的に行われない場合があった。
【０００８】本発明は以上のような問題点を解決するた
めになされたもので、キャッシュ・メモリが、ＤＲＡＭ
へアクセスする可能性の少ない区間の間に、ＤＲＡＭの
リフレッシュを行わせる事によって、上記区間外でのＭ
ＰＵからのアクセスとリフレッシュ・タイマからのアク
セスの競合を少なくでき、メモリ・アクセスの効率化が
図れるメモリ・システムのリフレッシュ制御方式を提供
することを目的とする。
めになされたもので、キャッシュ・メモリが、ＤＲＡＭ
へアクセスする可能性の少ない区間の間に、ＤＲＡＭの
リフレッシュを行わせる事によって、上記区間外でのＭ
ＰＵからのアクセスとリフレッシュ・タイマからのアク
セスの競合を少なくでき、メモリ・アクセスの効率化が
図れるメモリ・システムのリフレッシュ制御方式を提供
することを目的とする。
【０００９】
【課題を解決するための手段】この発明の請求項１に係
るメモリ・システムのリフレッシュ制御方式は、プロセ
ッサに接続され、かつタイマにより一定時間間隔でリフ
レッシュされるダイナミック・ランダム・アクセス・メ
モリと、このダイナミック・ランダム・アクセス・メモ
リとプロセッサとの間に接続され、かつキャッシュ・ミ
ス時に、ダイナミック・ランダム・アクセス・メモリか
ら、ミスしたデータを含む連続したデータを取込むキャ
ッシュ・メモリとを備えたメモリ・システムのリフレッ
シュ制御方式において、上記キャッシュ・メモリがキャ
ッシュ・ミスを起こして上記データを取込んだ後、上記
タイマをリセットするリフレッシュ設定手段を備え、上
記取込んだデータがキャッシュ・ヒットする可能性が高
く、プロセッサがダイナミック・ランダム・アクセス・
メモリへアクセスする可能性の低い区間中に、ダイナミ
ック・ランダム・アクセス・メモリのリフレッシュを行
うようにしたものである。
るメモリ・システムのリフレッシュ制御方式は、プロセ
ッサに接続され、かつタイマにより一定時間間隔でリフ
レッシュされるダイナミック・ランダム・アクセス・メ
モリと、このダイナミック・ランダム・アクセス・メモ
リとプロセッサとの間に接続され、かつキャッシュ・ミ
ス時に、ダイナミック・ランダム・アクセス・メモリか
ら、ミスしたデータを含む連続したデータを取込むキャ
ッシュ・メモリとを備えたメモリ・システムのリフレッ
シュ制御方式において、上記キャッシュ・メモリがキャ
ッシュ・ミスを起こして上記データを取込んだ後、上記
タイマをリセットするリフレッシュ設定手段を備え、上
記取込んだデータがキャッシュ・ヒットする可能性が高
く、プロセッサがダイナミック・ランダム・アクセス・
メモリへアクセスする可能性の低い区間中に、ダイナミ
ック・ランダム・アクセス・メモリのリフレッシュを行
うようにしたものである。
【００１０】この発明の請求項２に係るメモリ・システ
ムのリフレッシュ制御方式は、上記キャッシュ・メモリ
がキャッシュ・ミスを起こしてダイナミック・ランダム
・アクセス・メモリからデータを取込んだ直後に、上記
タイマのリフレッシュ間隔を所定期間の間だけ短い間隔
に切換えるリフレッシュ間隔切換手段を備え、上記取込
んだデータがキャッシュ・ヒットする可能性が高く、プ
ロセッサがダイナミック・ランダム・アクセス・メモリ
へアクセスする可能性の低い区間中に、ダイナミック・
ランダム・アクセス・メモリのリフレッシュを集中的に
行うようにしたものである。
ムのリフレッシュ制御方式は、上記キャッシュ・メモリ
がキャッシュ・ミスを起こしてダイナミック・ランダム
・アクセス・メモリからデータを取込んだ直後に、上記
タイマのリフレッシュ間隔を所定期間の間だけ短い間隔
に切換えるリフレッシュ間隔切換手段を備え、上記取込
んだデータがキャッシュ・ヒットする可能性が高く、プ
ロセッサがダイナミック・ランダム・アクセス・メモリ
へアクセスする可能性の低い区間中に、ダイナミック・
ランダム・アクセス・メモリのリフレッシュを集中的に
行うようにしたものである。
【００１１】
【作用】請求項１に係るメモリ・システムのリフレッシ
ュ制御方式においては、リフレッシュ設定手段１２は、
キャッシュ・メモリ２がキャッシュ・ミスを起こしてデ
ータを取込んだことを検出し、リセット信号をタイマ
（リフレッシュ・タイマ４０）に出力する。これにより
タイマが起動して、上記取込んだデータがキャッシュ・
ヒットする可能性が高く、プロセッサ（ＭＰＵ１）がダ
イナミック・ランダム・アクセス・メモリ（ＤＲＡＭ
９）へアクセスする可能性の低い区間中に、ダイナミッ
ク・ランダム・アクセス・メモリのリフレッシュが行な
われる。
ュ制御方式においては、リフレッシュ設定手段１２は、
キャッシュ・メモリ２がキャッシュ・ミスを起こしてデ
ータを取込んだことを検出し、リセット信号をタイマ
（リフレッシュ・タイマ４０）に出力する。これにより
タイマが起動して、上記取込んだデータがキャッシュ・
ヒットする可能性が高く、プロセッサ（ＭＰＵ１）がダ
イナミック・ランダム・アクセス・メモリ（ＤＲＡＭ
９）へアクセスする可能性の低い区間中に、ダイナミッ
ク・ランダム・アクセス・メモリのリフレッシュが行な
われる。
【００１２】請求項２に係るメモリ・システムのリフレ
ッシュ制御方式においては、リフレッシュ間隔切換手段
１３は、キャッシュ・メモリ２がキャッシュ・ミスを起
こしてデータを取込んだことを検出し、切換信号ｆをタ
イマ（リフレッシュ・タイマ４００）に出力する。これ
により、タイマより出力されるリフレッシュ信号ｄの周
期が所定時間の間、短い周期のリフレッシュ信号に切換
わり、この短い周期のリフレッシュ信号が、上記取込ん
だデータがキャッシュ・ヒットする可能性が高く、プロ
セッサがダイナミック・ランダム・アクセス・メモリへ
アクセスする可能性の低い区間中に出力され、この区間
中に、ダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ９）のリフレッシュが集中的に行われる。
ッシュ制御方式においては、リフレッシュ間隔切換手段
１３は、キャッシュ・メモリ２がキャッシュ・ミスを起
こしてデータを取込んだことを検出し、切換信号ｆをタ
イマ（リフレッシュ・タイマ４００）に出力する。これ
により、タイマより出力されるリフレッシュ信号ｄの周
期が所定時間の間、短い周期のリフレッシュ信号に切換
わり、この短い周期のリフレッシュ信号が、上記取込ん
だデータがキャッシュ・ヒットする可能性が高く、プロ
セッサがダイナミック・ランダム・アクセス・メモリへ
アクセスする可能性の低い区間中に出力され、この区間
中に、ダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ９）のリフレッシュが集中的に行われる。
【００１３】
実施例１．本発明の請求項１に係るメモリ・システムの
リフレッシュ制御方式の一実施例を図１，図２に基づい
て説明する。図１は、本発明のキャッシュ・メモリとＭ
ＰＵとＤＲＡＭとＤＲＡＭコントローラからなるメモリ
・システムのブロック図である。尚、図５の従来例のブ
ロック図と同一構成部分には同一符号を付して、説明を
省略する。図１において、１０はキャッシュ・ミス・デ
コーダ、１１はヒット・サイクル・カウンタであり、こ
れらでリフレッシュ設定手段１２を構成する。４０はこ
のリフレッシュ設定手段１２によりリセットされる本実
施例１のリフレッシュ・タイマである。上記リフレッシ
ュ設定手段１２のキャッシュ・ミス・デコーダ１０はキ
ャッシュ・メモリ２に接続され、ヒット・サイクル・カ
ウンタ１１の出力がリフレッシュ・タイマ４０に接続さ
れている。図２は、図１のシステムでのリフレッシュタ
イミングを示したものである。
リフレッシュ制御方式の一実施例を図１，図２に基づい
て説明する。図１は、本発明のキャッシュ・メモリとＭ
ＰＵとＤＲＡＭとＤＲＡＭコントローラからなるメモリ
・システムのブロック図である。尚、図５の従来例のブ
ロック図と同一構成部分には同一符号を付して、説明を
省略する。図１において、１０はキャッシュ・ミス・デ
コーダ、１１はヒット・サイクル・カウンタであり、こ
れらでリフレッシュ設定手段１２を構成する。４０はこ
のリフレッシュ設定手段１２によりリセットされる本実
施例１のリフレッシュ・タイマである。上記リフレッシ
ュ設定手段１２のキャッシュ・ミス・デコーダ１０はキ
ャッシュ・メモリ２に接続され、ヒット・サイクル・カ
ウンタ１１の出力がリフレッシュ・タイマ４０に接続さ
れている。図２は、図１のシステムでのリフレッシュタ
イミングを示したものである。
【００１４】次に動作について説明する。キャッシュ・
ミス・デコーダ１０は、キャッシュ・メモリ２がキャッ
シュ・ミスした際の出力信号ａをデコードして、キャッ
シュ・ミスを検出し、結果をヒット・サイクル・カウン
タ１１に出力する。ヒット・サイクル・カウンタ１１
は、キャッシュ・ミス信号ｂを受信すると、キャッシュ
・ミスによるデータ取込み終了後、リフレッシュ・タイ
マ４０にカウンタ・リセット信号ｃを出力する。
ミス・デコーダ１０は、キャッシュ・メモリ２がキャッ
シュ・ミスした際の出力信号ａをデコードして、キャッ
シュ・ミスを検出し、結果をヒット・サイクル・カウン
タ１１に出力する。ヒット・サイクル・カウンタ１１
は、キャッシュ・ミス信号ｂを受信すると、キャッシュ
・ミスによるデータ取込み終了後、リフレッシュ・タイ
マ４０にカウンタ・リセット信号ｃを出力する。
【００１５】リフレッシュ・タイマ４０は、８ｍｓ／５
１２の周期でリフレッシュＲを行ない、カウンタ・リセ
ット信号ｃを受信すると、内部リフレッシュ・カウンタ
をリセットする。また、リフレッシュ・カウンタ４０が
リセットされることにより、アービタ５にリフレッシュ
・リクエスト信号ｄを出力する。
１２の周期でリフレッシュＲを行ない、カウンタ・リセ
ット信号ｃを受信すると、内部リフレッシュ・カウンタ
をリセットする。また、リフレッシュ・カウンタ４０が
リセットされることにより、アービタ５にリフレッシュ
・リクエスト信号ｄを出力する。
【００１６】アービタ５で、リフレッシュ・リクエスト
信号ｄを受信すると、タイミング・ジェネレータ６に、
リフレッシュ動作信号の生成要求信号ｅを出力する。す
なわち、図２に示すように、キャッシュ・ミスによるデ
ータ取り込み終了（Ｅ点）した直後に、リフレッシュ動
作が行なわれる。通常、リフレッシュ・サイクルは、３
ワードキャッシュ・ヒットの可能性の高い区間（ヒット
・サイクル区間Ｓ）より長いので、この区間を経過直後
のメモリ・リクエストとリフレッシュ・リクエストの競
合可能性は少なくなり、消費電力を増加させることなく
メモリ・アクセスの効率化が図れる。
信号ｄを受信すると、タイミング・ジェネレータ６に、
リフレッシュ動作信号の生成要求信号ｅを出力する。す
なわち、図２に示すように、キャッシュ・ミスによるデ
ータ取り込み終了（Ｅ点）した直後に、リフレッシュ動
作が行なわれる。通常、リフレッシュ・サイクルは、３
ワードキャッシュ・ヒットの可能性の高い区間（ヒット
・サイクル区間Ｓ）より長いので、この区間を経過直後
のメモリ・リクエストとリフレッシュ・リクエストの競
合可能性は少なくなり、消費電力を増加させることなく
メモリ・アクセスの効率化が図れる。
【００１７】実施例２．次に請求項２に係る本発明のメ
モリ・システムのリフレッシュ制御方式の一実施例につ
いて説明する。この場合、図３に示すように、実施例
１．の構成とほぼ同様であるが、ヒット・サイクル・カ
ウンタ１１０の動作とリフレッシュ・タイマ４００の動
作が異なる。尚、キャッシュ・ミス・デコーダ１０とヒ
ット・サイクル・カウンタ１１０とでリフレッシュ間隔
切換手段１３を構成する。ヒット・サイクル・カウンタ
１１０は、キャッシュ・ミスによるデータの取込み終了
（Ｅ点）後、カウンタ・リセット信号ｃを出力すると同
時にリフレッシュ・サイクル変調信号ｆをリフレッシュ
・タイマ４００に出力し、所定時間の間，すなわちヒッ
ト・サイクル区間ｓの間ドライブし続ける。リフレッシ
ュ・タイマ４００は、カウンタ・リセット信号ｃを受信
すると内部リフレッシュ・カウンタをリセットして、リ
フレッシュ・リクエスト信号ｄを出力する。また、リフ
レッシュ・サイクル変調信号ｆが出力されていると、通
常のサイクルよりも、短いサイクルで、リフレッシュ・
リクエストをアービタ５に出力する。このようにして、
図４のように、キャッシュ・ミス後のデータ取り込みの
後、ＤＲＡＭ９へのアクセスの可能性の少ない区間に
（ヒット・サイクル区間ｓ）にリフレッシュＲを集中し
て行なわせることができる。（図４の場合、２回）この
ようにすると、実施例１と同様に、アクセスの競合を少
なくでき、メモリ・アクセスの効率化が図れる。また実
施例１より、同一時間内のリフレッシュ回数を増やすこ
とができるが、この場合、消費電力は多少増加する。
モリ・システムのリフレッシュ制御方式の一実施例につ
いて説明する。この場合、図３に示すように、実施例
１．の構成とほぼ同様であるが、ヒット・サイクル・カ
ウンタ１１０の動作とリフレッシュ・タイマ４００の動
作が異なる。尚、キャッシュ・ミス・デコーダ１０とヒ
ット・サイクル・カウンタ１１０とでリフレッシュ間隔
切換手段１３を構成する。ヒット・サイクル・カウンタ
１１０は、キャッシュ・ミスによるデータの取込み終了
（Ｅ点）後、カウンタ・リセット信号ｃを出力すると同
時にリフレッシュ・サイクル変調信号ｆをリフレッシュ
・タイマ４００に出力し、所定時間の間，すなわちヒッ
ト・サイクル区間ｓの間ドライブし続ける。リフレッシ
ュ・タイマ４００は、カウンタ・リセット信号ｃを受信
すると内部リフレッシュ・カウンタをリセットして、リ
フレッシュ・リクエスト信号ｄを出力する。また、リフ
レッシュ・サイクル変調信号ｆが出力されていると、通
常のサイクルよりも、短いサイクルで、リフレッシュ・
リクエストをアービタ５に出力する。このようにして、
図４のように、キャッシュ・ミス後のデータ取り込みの
後、ＤＲＡＭ９へのアクセスの可能性の少ない区間に
（ヒット・サイクル区間ｓ）にリフレッシュＲを集中し
て行なわせることができる。（図４の場合、２回）この
ようにすると、実施例１と同様に、アクセスの競合を少
なくでき、メモリ・アクセスの効率化が図れる。また実
施例１より、同一時間内のリフレッシュ回数を増やすこ
とができるが、この場合、消費電力は多少増加する。
【００１８】尚、上記タイマ４００としては、周期の違
う，すなわち通常の周期のリフレッシュ信号を出力する
カウンタと、これより短い周期のリフレッシュ信号を出
力するカウンタとの両方を備えたものや、可変分周機能
を有するＮ分周カウンタ等を使用すればよい。
う，すなわち通常の周期のリフレッシュ信号を出力する
カウンタと、これより短い周期のリフレッシュ信号を出
力するカウンタとの両方を備えたものや、可変分周機能
を有するＮ分周カウンタ等を使用すればよい。
【００１９】
【発明の効果】この発明の請求項１に係るメモリ・シス
テムのリフレッシュ制御方式によれば、プロセッサに接
続され、かつタイマにより一定時間間隔でリフレッシュ
されるダイナミック・ランダム・アクセス・メモリとこ
のダイナミック・ランダム・アクセス・メモリとプロセ
ッサとの間に接続され、かつキャッシュ・ミス時に、ダ
イナミック・ランダム・アクセス・メモリから、ミスし
たデータを含む連続したデータを取込むキャッシュ・メ
モリとを備えたメモリ・システムのリフレッシュ制御方
式において、上記キャッシュ・メモリがキャッシュ・ミ
スを起こして上記データを取込んだ後、上記タイマをリ
セットするリフレッシュ設定手段を備え、上記取込んだ
データがキャッシュ・ヒットする可能性が高く、プロセ
ッサがダイナミック・ランダム・アクセス・メモリへア
クセスする可能性の低い区間中に、ダイナミック・ラン
ダム・アクセス・メモリのリフレッシュを行うようにし
たので、上記の区間外でのアクセスの競合を少なくする
ことができ、消費電力を増加させずメモリ・アクセスの
効率化が図れる。
テムのリフレッシュ制御方式によれば、プロセッサに接
続され、かつタイマにより一定時間間隔でリフレッシュ
されるダイナミック・ランダム・アクセス・メモリとこ
のダイナミック・ランダム・アクセス・メモリとプロセ
ッサとの間に接続され、かつキャッシュ・ミス時に、ダ
イナミック・ランダム・アクセス・メモリから、ミスし
たデータを含む連続したデータを取込むキャッシュ・メ
モリとを備えたメモリ・システムのリフレッシュ制御方
式において、上記キャッシュ・メモリがキャッシュ・ミ
スを起こして上記データを取込んだ後、上記タイマをリ
セットするリフレッシュ設定手段を備え、上記取込んだ
データがキャッシュ・ヒットする可能性が高く、プロセ
ッサがダイナミック・ランダム・アクセス・メモリへア
クセスする可能性の低い区間中に、ダイナミック・ラン
ダム・アクセス・メモリのリフレッシュを行うようにし
たので、上記の区間外でのアクセスの競合を少なくする
ことができ、消費電力を増加させずメモリ・アクセスの
効率化が図れる。
【００２０】この発明の請求項２に係るメモリ・システ
ムのリフレッシュ制御方式によれば、上記キャッシュ・
メモリがキャッシュ・ミスを起こしてダイナミック・ラ
ンダム・アクセス・メモリからデータを取込んだ直後
に、上記タイマのリフレッシュ間隔を所定時間の間だけ
短い間隔に切換えるリフレッシュ間隔切換手段を備え、
上記取込んだデータがキャッシュ・ヒットする可能性が
高く、プロセッサがダイナミック・ランダム・アクセス
・メモリへアクセスする可能性の低い区間中に、ダイナ
ミック・ランダム・アクセス・メモリのリフレッシュを
集中的に行うようにしたので、上記の区間外でのアクセ
スの競合を少なくすることができ、消費電力は多少増加
するが、メモリ・アクセスの効率化が図れる。
ムのリフレッシュ制御方式によれば、上記キャッシュ・
メモリがキャッシュ・ミスを起こしてダイナミック・ラ
ンダム・アクセス・メモリからデータを取込んだ直後
に、上記タイマのリフレッシュ間隔を所定時間の間だけ
短い間隔に切換えるリフレッシュ間隔切換手段を備え、
上記取込んだデータがキャッシュ・ヒットする可能性が
高く、プロセッサがダイナミック・ランダム・アクセス
・メモリへアクセスする可能性の低い区間中に、ダイナ
ミック・ランダム・アクセス・メモリのリフレッシュを
集中的に行うようにしたので、上記の区間外でのアクセ
スの競合を少なくすることができ、消費電力は多少増加
するが、メモリ・アクセスの効率化が図れる。
【図面の簡単な説明】
【図１】本発明の実施例１のメモリ・システムのブロッ
ク構成図である。
ク構成図である。
【図２】本発明の実施例１のメモリ・システムのリフレ
ッシュ制御方式によるリフレッシュ・タイミングを示す
図である。
ッシュ制御方式によるリフレッシュ・タイミングを示す
図である。
【図３】本発明の実施例２のメモリ・システムのブロッ
ク構成図である。
ク構成図である。
【図４】本発明の実施例２のメモリ・システムのリフレ
ッシュ制御方式によるリフレッシュ・タイミングを示す
図である。
ッシュ制御方式によるリフレッシュ・タイミングを示す
図である。
【図５】従来のメモリ・システムの一例を示すブロック
構成図である。
構成図である。
【図６】図５のシステムによるリフレッシュ・タイミン
グを示す図である。
グを示す図である。
【符号の説明】 １ ＭＰＵ（プロセッサ） ２ キャッシュ・メモリ ３ バス・インターフェース回路 ４０，４００ リフレッシュ・タイマ ５ アービタ ６ タイミング・ジェネレータ ７ リフレッシュ・アドレス・カウンタ ８ アドレス・マルチプレクサ ９ ＤＲＡＭ（ダイナミック・ランダム・アクセス・メ
モリ） １０ キャッシュ・ミス・デコーダ １１，１１０ ヒット・サイクル・カウンタ １２ リフレッシュ設定手段 １３ リフレッシュ間隔切換手段
モリ） １０ キャッシュ・ミス・デコーダ １１，１１０ ヒット・サイクル・カウンタ １２ リフレッシュ設定手段 １３ リフレッシュ間隔切換手段
Claims (2)
- 【請求項１】 プロセッサに接続され、かつタイマによ
り一定時間間隔でリフレッシュされるダイナミック・ラ
ンダム・アクセス・メモリと、このダイナミック・ラン
ダム・アクセス・メモリとプロセッサとの間に接続さ
れ、かつキャッシュ・ミス時に、ダイナミック・ランダ
ム・アクセス・メモリから、ミスしたデータを含む連続
したデータを取込むキャッシュ・メモリとを備えたメモ
リ・システムのリフレッシュ制御方式において、上記キ
ャッシュ・メモリがキャッシュ・ミスを起こして上記デ
ータを取込んだ後、上記タイマをリセットするリフレッ
シュ設定手段を備え、上記取込んだデータがキャッシュ
・ヒットする可能性が高く、プロセッサがダイナミック
・ランダム・アクセス・メモリへアクセスする可能性の
低い区間中に、ダイナミック・ランダム・アクセス・メ
モリのリフレッシュを行うようにしたことを特徴とする
メモリ・システムのリフレッシュ制御方式。 - 【請求項２】 プロセッサに接続され、かつタイマによ
り一定時間間隔でリフレッシュされるダイナミック・ラ
ンダム・アクセス・メモリと、このダイナミック・ラン
ダム・アクセス・メモリとプロセッサとの間に接続さ
れ、かつキャッシュ・ミス時に、ダイナミック・ランダ
ム・アクセス・メモリから、ミスしたデータを含む連続
したデータを取込むキャッシュ・メモリとを備えたメモ
リ・システムのリフレッシュ制御方式において、上記キ
ャッシュ・メモリがキャッシュ・ミスを起こして上記デ
ータを取込んだ直後に、上記タイマのリフレッシュ間隔
を所定時間の間だけ短い間隔に切換えるリフレッシュ間
隔切換手段を備え、上記取込んだデータがキャッシュ・
ヒットする可能性が高く、プロセッサがダイナミック・
ランダム・アクセス・メモリへアクセスする可能性の低
い区間中に、ダイナミック・ランダム・アクセス・メモ
リのリフレッシュを集中的に行うようにしたことを特徴
とするメモリ・システムのリフレッシュ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4174935A JPH05342863A (ja) | 1992-06-09 | 1992-06-09 | メモリ・システムのリフレッシュ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4174935A JPH05342863A (ja) | 1992-06-09 | 1992-06-09 | メモリ・システムのリフレッシュ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05342863A true JPH05342863A (ja) | 1993-12-24 |
Family
ID=15987301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4174935A Pending JPH05342863A (ja) | 1992-06-09 | 1992-06-09 | メモリ・システムのリフレッシュ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05342863A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012514249A (ja) * | 2008-12-30 | 2012-06-21 | エマニュエル コンファロニエーリ | 作動温度範囲を拡張した不揮発性メモリ |
-
1992
- 1992-06-09 JP JP4174935A patent/JPH05342863A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012514249A (ja) * | 2008-12-30 | 2012-06-21 | エマニュエル コンファロニエーリ | 作動温度範囲を拡張した不揮発性メモリ |
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