JPH05336200A

JPH05336200A - 通信制御回路のメモリ制御方法

Info

Publication number: JPH05336200A
Application number: JP4140215A
Authority: JP
Inventors: Hiroo Morigami; 博夫森上; Kei Inoue; 圭井上; Yutaka Matsuda; 裕松田; Nobukazu Nobutoki; 宜和信時; Hiroaki Sakamoto; 裕昭坂本; Seiji Hirano; 誠治平野
Original assignee: Furukawa Electric Co Ltd; Mazda Motor Corp
Current assignee: Furukawa Electric Co Ltd; Mazda Motor Corp
Priority date: 1992-06-01
Filing date: 1992-06-01
Publication date: 1993-12-17

Abstract

(57)【要約】【目的】ＣＰＵが装置制御を中断することなく、必要
な時に任意のタイミングで受信データを読み出す。【構成】共通の多重バスＭＢに伝送されるメッセージ
のうち、必要メッセージのデータＩＤを登録するレジス
タ３２と、データＩＤに対応するデータを格納する２つ
の第１及び第２バンク３３ａ，３３ｂを有する受信バッ
ファ回路３３と、第１及び第２バンク３３ａ，３３ｂを
切り替え制御するメモリコントローラ３５とが設けら
れ、通信シーケンス３４によって上記バンクのうちの一
のバンクに受信したデータが格納され、かつ、ＣＰＵ２
２によって他のバンクがアクセスされていない場合の
み、メモリコントローラ３５が、データを格納するバン
ク３３ａ，３３ｂを切り替え制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多重伝送路に接続され
てメッセージの伝送を行う通信制御回路に関し、特に送
受信データを格納する格納領域を制御する通信制御回路
のメモリ制御方法に関する。

【０００２】

【従来の技術】従来、この種の通信制御回路を有する多
重ノードは、図４に示すように、ペア電線等からなる多
重伝送路（多重バス）ＭＢに接続される通信制御回路
（ＬＳＩ）１１と、制御回路（ＣＰＵ）１２と入出力イ
ンターフェース（Ｉ／Ｆ）回路１３とから構成されてい
る。ＬＳＩ１１は、図５に示すように、受信したメッセ
ージのデータ及び該データを識別する識別子（データＩ
Ｄ）を格納する受信用バッファ回路１７を有し、多重バ
スＭＢから必要なメッセージを受信すると、当該メッセ
ージのデータ及びデータＩＤを受信用バッファ回路１７
に格納させ、ＣＰＵ１２に割込信号を出力して受信用バ
ッファ回路１７内のデータの読み込みを要求する。ＣＰ
Ｕ１２は、上記割り込みに対し、Ｉ／Ｆ回路１３を介し
て行っているスイッチ１４、モータ１５、その他の負荷
装置１６の制御を中断して、受信用バッファ回路１７の
データＩＤを読み、その後に続くデータが自局に必要で
あるかどうか判断して、上記データを取り込む割り込み
処理を行う。

【０００３】しかし、上記従来例では、メッセージを受
信すると、データＩＤにかかわらず受信したメッセージ
のデータ及びデータＩＤを上記受信用バッファ回路１７
に格納してＣＰＵ１２に読み込み要求を発生するので、
ＣＰＵ１２は、自局に必要のないメッセージを受信した
場合にも他の制御を中断して上記受信用バッファ回路１
７を読みにいく必要があった。

【０００４】そこで、上記受信用バッファ回路１７の代
わりに、図６に示すような、ＲＡＭ等のデータの読み書
きが自由にできる記憶回路１８を設けたものがある。こ
の従来例では、上記記憶回路１８の一部１８ｂに予め自
局で必要とするデータに対して割り付けられたデータＩ
Ｄを登録しておき、多重バスＭＢから受け取ったメッセ
ージのデータＩＤが、登録されたデータＩＤと同じであ
るかどうか判断し、同じである場合には、上記受け取っ
たメッセージのデータをデータＩＤに対応する位置の回
路１８ｃに記憶し、上記登録されたデータＩＤごとに、
ＣＰＵ１２がデータの読み込みを行ったか否かを示す読
み込みステータス１８ａの領域を設け、上記ＣＰＵ１２
がデータの読み込みを行わないと、上記データの書き込
みができないものがあった。

【０００５】また、その他の従来例としては、図７に示
すように、通信制御回路である通信ＩＣ２１は、ドライ
バ／レシーバ２０を介して多重バスＭＢからメッセージ
を受信すると、ＣＰＵ２２に対して割り込みを発生し
て、メッセージを受信したことを報知する。この後、Ｃ
ＰＵ２２は、受信バッファであるＦＩＦＯメモリ２３に
格納された受信データを読み取り、上記読み取りが終了
すると、レジスタ２４内の読み取り終了フラグを立て
て、ＦＩＦＯメモリ２３を通信シーケンス２５に解放す
るものがあった。

【０００６】

【発明が解決しようとする課題】ところが、上記図４乃
至図６に示した従来例では、ＣＰＵが他の制御を行い、
受信データの読み込みを行っていない場合には、データ
ＩＤに対応した受信データの読み込み前に同じデータＩ
Ｄのメッセージを受信しても格納することができないの
で、当該メッセージが喪失されてしまうという問題点が
あった。また、上記図７に示した従来例では、ＣＰＵ
は、ＦＩＦＯメモリに格納された受信データの読み取り
が終了すると、読み取り終了フラグを立てなければなら
ないので、ＣＰＵの負荷が大きくなり、またＣＰＵによ
る受信データの読み取りが終了する前に、他のメッセー
ジを受信した場合、ＦＩＦＯメモリには読み取り前の受
信データが格納されているので、新たな受信データを格
納できないという問題点もあった。

【０００７】本発明は、上記問題点に鑑みなされたもの
で、必要性に応じて次のデータの格納を行い、多重バス
の専有時間を短縮して応答性を良くすると共に、ＣＰＵ
が自分のタイミングで受信データを読むことができる通
信制御回路のメモリ制御方法を提供することを目的とす
る。

【０００８】

【課題を解決するための手段】上記目的を解決するため
に、本発明では、多重伝送路に接続され、かつ、前記多
重伝送路に伝送されるメッセージを受信すると、通信制
御手段が所定格納手段に前記メッセージ内のデータを格
納させる通信制御回路のメモリ制御方法において、前記
格納手段は前記データを格納する少なくとも２つの格納
領域を、前記通信制御回路は前記データを格納する格納
領域を切り替え制御する切替制御手段を有し、前記格納
領域のうちの一の格納領域に受信したデータが格納さ
れ、かつ、他の格納領域がアクセスされていない場合の
み、データを格納する格納領域を切り替え制御する通信
制御回路のメモリ制御方法が提供される。

【０００９】

【作用】通信制御回路に設けた切替制御手段で、アドレ
スバスとコントロール信号を監視して、格納領域の切り
替えを行う。従って、一の格納領域に受信したデータが
格納され、かつ、他の格納領域がアクセスされていない
場合を除き、次のデータの格納を行うことができ、ＣＰ
Ｕは自分のタイミングで受信データを読むことができ
る。

【００１０】

【実施例】本発明の実施例を図１乃至図３の図面に基づ
き説明する。図１(a) は、各多重ノード間で伝送される
信号のフレームであり、上記フレームは、メッセージの
開始を示すメッセージ開始符号ＳＯＭと、メッセージの
優先度を示すプライオリティＭＰと、送信するネットワ
ークを示す識別コードＮＩＤ（Network ID）と、データ
の内容（機能）を示す識別コードＤＩＤ（Data ID ）
と、データの領域を示すデータ領域ＤＦと、エラーチェ
ックのためのエラーチェック符号ＥＲと、データの終了
を示すデータ終了領域ＥＯＤと、管理肯定応答［ＡＮＣ
（Acknowledgement for Network Control ）］領域と、
メッセージの終了を示すメッセージ終了符号ＥＯＭとか
ら構成されている。ここで、ＡＮＣ領域は、ネットワー
クに接続される全てのノードの受信応答信号領域であ
り、この領域は、図１(b) に示すように、複数のタイム
スロット（各々１ビット）に分割され、かつ上記各タイ
ムスロットがネットワークの各々の多重ノードにそれぞ
れ割り当てられている。つまり、多重バスＭＢに常時接
続される多重ノードのタイムスロットを上記ＡＮＣ領域
に特定して割り当てると共に、オプションの多重ノード
等の新たに上記多重バスＭＢに接続される多重ノードの
タイムスロットを上記ＡＮＣ領域に特定して割り当てて
いる。

【００１１】従って、各多重ノードは、メッセージを正
常に受信すると、当該メッセージ中のＡＮＣ領域の自局
に割り当てられたタイムスロットの位置で、１ビットの
ＡＣＫ信号を多重バスＭＢに出力する。これにより、送
信多重ノードは、自局が送信したメッセージがどのノー
ドに正常に受信されたか、いいかえればメッセージが正
常に受信されなかった多重ノードがあるか否かを知るこ
とができる。

【００１２】図２は、本発明に係るメモリ制御方法を用
いたデータ受信側の通信ＩＣの概略構成を示す構成図で
ある。なお、図２において、図７と同一の構成部分につ
いては、説明の都合上、同一符号とする。図２におい
て、通信ＩＣ３１は、レジスタ３２と、受信バッファ回
路３３と、通信シーケンス３４と、メモリコントローラ
３５と、これら回路を接続するアドレスバスＡＢ及びデ
ータバスＤＢとから構成されている。なお、ＣＰＵ２２
は、上記通信ＩＣ３１とアドレスバスＡＢ、データバス
ＤＢ及びコントロール線ＣＬをそれぞれ介して接続され
ており、通信ＩＣ３１との間でアドレス、データ及びコ
ントロール信号の入出力を行っている。

【００１３】レジスタ３２は、自局が必要とするデータ
に対して割り付けられたデータＩＤを登録するＩＤテー
ブルである。受信バッファ回路３３は、２つの格納領域
である第１バンク３３ａ及び第２バンク３３ｂを有し、
上記メモリコントローラ３５によって切り替えられた第
１バンク３３ａ又は第２バンク３３ｂに受信データを格
納する格納手段である。

【００１４】通信シーケンス３４は、多重バスＭＢから
ドライバ／レシーバ２０によって受信されたメッセージ
のデータＩＤが、登録されたデータＩＤと同じであるか
どうか判断し、同じである場合には、上記受信したデー
タＩＤに続くデータを該データＩＤに対応させて受信バ
ッファ回路３３に格納させる通信制御手段である。メモ
リコントローラ３５は、受信データの格納領域である第
１バンク３３ａと第２バンク３３ｂの切り替え制御を行
う切替制御手段である。

【００１５】次に、図２に示した通信ＩＣ３１の動作に
ついて説明する。まず、本実施例に係る通信ＩＣ３１の
メモリコントローラ３５は、ＣＰＵ２２が第１バンク３
３ａをアクセスできるように、バンクの切り替え制御を
行う。次に、メモリコントローラ３５は、上記ＣＰＵ２
２の第１バンク３３ａへのアクセスを監視し、ＣＰＵ２
２が一旦第１バンク３３ａをアクセスすると、通信シー
ケンサ３４による第１バンク３３ａへの受信データの書
き込みを禁止する。

【００１６】従って、ＣＰＵ２２が第１バンク３３ａに
格納されているデータをリードしている間に、多重バス
ＭＢからメッセージが受信されると、通信シーケンサ３
４は、受信されたメッセージのデータＩＤが、レジスタ
３２に登録されたデータＩＤと同じであるかどうか判断
し、同じである場合には、上記受信したデータＩＤに続
くデータを第２バンク３３ｂに格納させて、シーケンサ
内部に設けられたフラグである第２バンク３３ｂフルフ
ラグをセットする。

【００１７】そして、ＣＰＵ２２が第１バンク３３ａの
最終アドレスに格納されているデータをリードすると、
メモリコントローラ３５は、ＣＰＵ２２による上記第１
バンク３３ａのアクセスが終了したと判断して、第２バ
ンク３３ｂをＣＰＵ２２がアクセスできるように、第１
バンク３３ａと第２バンク３３ｂの切り替え制御を行
う。

【００１８】また、ＣＰＵ２２が第１バンク３３ａをア
クセス中に、多重バスＭＢから複数のメッセージが受信
された場合には、通信シーケンサ３４は、受信された複
数のメッセージのデータＩＤが、レジスタ３２に登録さ
れたデータＩＤと同じであるかどうか判断し、同じであ
る場合には、上記受信したデータＩＤに続く各データを
第２バンク３３ｂに上書きしていき、ＣＰＵ２２による
第１バンク３３ａのアクセスが終了した時点で、第２バ
ンク３３ｂに切り替えて、上記第２バンク３３ｂに格納
された最新のデータをＣＰＵ２２がリードできるように
する。

【００１９】上述したメモリ制御方法を、自動車内の多
重伝送に用いる場合には、受信データには、ある一定の
周期で出力されるサイクリックな信号、例えば車速デー
タや水温センサ等のセンサ信号が好ましい。従って、本
実施例では、データＩＤにより、受信データの必要性を
判断し、一の格納領域に受信したデータが格納され、か
つ、他の格納領域がアクセスされていない場合を除き、
ＣＰＵが受信バッファ回路に格納されているデータの読
み込みを行わなくても、他の格納領域に次のデータの格
納を行うことができるので、データ受信にかかる専有時
間を短縮できる。また、ＣＰＵは、負荷装置であるアク
チュエータ等の制御を中断することなく、必要な時に任
意のタイミングで上記受信バッファ回路に格納された最
新のデータを読み出すことができる。また、受信したデ
ータの格納がスムーズになって、ノードがデータ受信を
行わない事態が減少するので、送信側のメッセージの再
送が減少し、送信側は、ノードダウンとみなすことが少
なくなる。

【００２０】図３は、本発明に係るメモリ制御方法を用
いたデータ送信側の通信ＩＣの概略構成を示す構成図で
ある。なお、図３において、図２と同一の構成部分につ
いては、説明の都合上、同一符号とする。送信バッファ
回路３７は、受信バッファ回路３３と同様、２つの格納
領域である第１バンク３７ａと第２バンク３７ｂを有す
る。

【００２１】本実施例に係る通信ＩＣ３１のメモリコン
トローラ３８は、ＣＰＵ２２が第１バンク３７ａをアク
セスできるように、バンクの切り替え制御を行う。次
に、メモリコントローラ３８は、上記ＣＰＵ２２の第１
バンク３７ａへのアクセスを監視する。メモリコントロ
ーラ３８は、ＣＰＵ２２が第１バンク３７ａをアクセス
すると、通信シーケンサ３４による第１バンク３７ａへ
の送信データのリードを禁止する。

【００２２】そして、ＣＰＵ２２が第１バンク３７ａの
最終アドレスに送信データを書き込むと、メモリコント
ローラ３８は、バンクの切り替え制御を行い、通信シー
ケンサ３４は、第１バンク３７ａに格納された送信デー
タをリードし、ドライバ／レシーバ２０から多重バスＭ
Ｂに、データを送信させることができる。なお、第１バ
ンク３７ａのデータが送信中の場合には、第２バンク３
７ｂは、ＣＰＵ２２に解放されているので、ＣＰＵ２２
は、第２バンク３７ｂに次のデータを書き込むことがで
きる。

【００２３】また、通信シーケンサ３４による第１バン
ク３７ａのデータの送信が終了した時点で、第２バンク
３７ｂの最終アドレスにデータを書き込むと、通信シー
ケンサ３４は、第２バンク３７ｂに格納されたデータの
送信を開始することができる。この場合、ＣＰＵ２２
は、予めデータを第２バンク３７ｂに格納させておき、
第１バンク３７ａのデータの送信が終了した時点で、第
２バンク３７ｂの最終アドレスに１バイトのみデータを
書き込むことで、データ送信が開始される。

【００２４】なお、ＣＰＵ２２が第２バンク３７ｂにデ
ータを格納させ（最終アドレスまで書き込む）ると、メ
モリコントローラ３８は、第２バンク３７ｂへ格納され
た事を記憶しておき、第１バンク３７ａのデータの送信
が終了した時点で、バンクの切り替え制御を行い、デー
タの送信が開始されるという方法も考えられる。従っ
て、本実施例では、ＣＰＵは、必要な時に任意のタイミ
ングで上記送信バッファ回路に最新のデータを書き込む
ことができ、また通信シーケンサは、迅速に次のデータ
送信を行うことができる。

【００２５】上述した本実施例に係るメモリ制御方法を
自動車内の多重伝送に用いる場合には、通信の割り込み
によって、車の制御を中断する必要がなくなるので、例
えば走行制御等を迅速に、かつ、容易に行うことができ
る。また、本発明に係るメモリ制御方法は、受信時又は
送信時のいずれかに用いてもその効果は大きいが、送受
信双方に用いれば、さらにその効果が大きくなることは
いうまでもない。

【００２６】

【発明の効果】以上説明したように、本発明では、多重
伝送路に接続され、かつ、前記多重伝送路に伝送される
メッセージを受信すると、通信制御手段が所定格納手段
に前記メッセージ内のデータを格納させる通信制御回路
のメモリ制御方法において、前記格納手段は前記データ
を格納する少なくとも２つの格納領域を、前記通信制御
回路は前記データを格納する格納領域を切り替え制御す
る切替制御手段を有し、前記格納領域のうちの一の格納
領域に受信したデータが格納され、かつ、他の格納領域
がアクセスされていない場合のみ、データを格納する格
納領域を切り替え制御するので、必要性に応じて次のデ
ータの格納を行い、多重バスの専有時間を短縮して応答
性を良くすると共に、ＣＰＵが自分のタイミングで受信
データを読むことができる。

【図面の簡単な説明】

【図１】多重ノード間で伝送される信号のフレームの構
成を示す図である。

【図２】本発明に係るメモリ制御方法を用いたデータ受
信側の通信ＩＣの概略構成を示す構成図である。

【図３】本発明に係るメモリ制御方法を用いたデータ送
信側の通信ＩＣの概略構成を示す構成図である。

【図４】多重ノードの概略構成を示す構成図である。

【図５】従来のメモリ制御方法を説明するための通信制
御回路の概略構成の一実施例を示す構成図である。

【図６】従来のメモリ制御方法を説明するための通信制
御回路に設けた記憶回路の概略構成を示す構成図であ
る。

【図７】従来のメモリ制御方法を説明するための通信制
御回路の概略構成の他の実施例を示す構成図である。

【符号の説明】

２０ドライバ／レシーバ２２ＣＰＵ３１通信ＩＣ３２，３６レジスタ３３受信バッファ回路３３ａ，３３ｂ，３７ａ，３７ｂバンク３４通信シーケンサ３５，３８メモリコントローラ３７送信バッファ回路ＭＢ多重バス

───────────────────────────────────────────────────── フロントページの続き (72)発明者松田裕東京都千代田区丸の内２丁目６番１号古河電気工業株式会社内 (72)発明者信時宜和広島県安芸郡府中町新地３番１号マツダ株式会社内 (72)発明者坂本裕昭広島県安芸郡府中町新地３番１号マツダ株式会社内 (72)発明者平野誠治広島県安芸郡府中町新地３番１号マツダ株式会社内

Claims

【特許請求の範囲】

【請求項１】多重伝送路に接続され、かつ、前記多重
伝送路に伝送されるメッセージを受信すると、通信制御
手段が所定格納手段に前記メッセージ内のデータを格納
させる通信制御回路のメモリ制御方法において、前記格
納手段は前記データを格納する少なくとも２つの格納領
域を、前記通信制御回路は前記データを格納する格納領
域を切り替え制御する切替制御手段を有し、前記格納領
域のうちの一の格納領域に受信したデータが格納され、
かつ、他の格納領域がアクセスされていない場合のみ、
データを格納する格納領域を切り替え制御することを特
徴とする通信制御回路のメモリ制御方法。
【請求項２】前記切替制御手段は、前記格納領域のう
ちの一の格納領域がアクセスされると、前記格納領域の
切り替えを禁止し、前記一の格納領域の最終アドレスが
アクセスされると、前記格納領域の切り替えを許可する
ことを特徴とする請求項１記載の通信制御回路のメモリ
制御方法。
【請求項３】前記通信制御回路は、前記多重伝送路に
伝送されるメッセージのうち、必要なメッセージのデー
タ識別子を登録する登録手段を有し、前記通信制御手段
は、メッセージを受信すると、当該メッセージのデータ
識別子が前記登録手段に登録されているかどうか判断
し、登録されている場合には、前記データ識別子に対応
するデータを所定格納領域に格納させることを特徴とす
る請求項１又は２記載の通信制御回路のメモリ制御方
法。
【請求項４】前記通信制御手段は、前記格納領域のう
ちの一の格納領域がアクセスされている間に、複数のメ
ッセージを受信すると、他の格納領域に当該各メッセー
ジのデータを格納させ、前記一の格納領域のアクセスが
終了すると、前記切替制御手段は、該一の格納領域と前
記他の格納領域とを切り替えることを特徴とする請求項
３記載の通信制御回路のメモリ制御方法。
【請求項５】多重伝送路に接続され、かつ、前記多重
伝送路に送信されるメッセージ内のデータを所定格納手
段に格納させる通信制御回路のメモリ制御方法におい
て、前記格納手段は前記データを格納する少なくとも２
つの格納領域を、前記通信制御回路は前記データを格納
する格納領域を切り替え制御する切替制御手段を有し、
前記格納領域のうちの一の格納領域に送信データが格納
され、かつ、他の格納領域に格納されているデータが送
信中でない場合のみ、データを格納する格納領域を切り
替え制御することを特徴とする通信制御回路のメモリ制
御方法。
【請求項６】前記切替制御手段は、前記一の格納領域
の最終アドレスがアクセスされると、前記一の格納領域
へ送信データが格納されたと判断することを特徴とする
請求項５記載の通信制御回路のメモリ制御方法。
【請求項７】多重伝送路に接続され、かつ、前記多重
伝送路に伝送されるメッセージを受信すると、通信制御
手段が第１格納手段に前記メッセージ内のデータを格納
させるとともに、前記多重伝送路に送信されるメッセー
ジ内のデータを第２格納手段に格納させる通信制御回路
のメモリ制御方法において、前記第１格納手段は前記デ
ータを格納する少なくとも２つの受信格納領域を、前記
第２格納手段は前記データを格納する少なくとも２つの
送信格納領域をそれぞれ有し、前記通信制御回路は前記
データを格納する受信格納領域及び送信格納領域を切り
替え制御する切替制御手段を有し、前記メッセージの受
信時には、前記受信格納領域のうちの一の受信格納領域
にデータが格納され、かつ、他の受信格納領域がアクセ
スされていない場合のみ、データを格納する受信格納領
域を切り替え制御し、前記メッセージの送信時には、前
記送信格納領域のうちの一の格納領域に送信データが格
納され、かつ、他の格納領域に格納されているデータが
送信中でない場合のみ、データを格納する送信格納領域
を切り替え制御することを特徴とする通信制御回路のメ
モリ制御方法。