JPH05335577A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05335577A JPH05335577A JP13530292A JP13530292A JPH05335577A JP H05335577 A JPH05335577 A JP H05335577A JP 13530292 A JP13530292 A JP 13530292A JP 13530292 A JP13530292 A JP 13530292A JP H05335577 A JPH05335577 A JP H05335577A
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Abstract
(57)【要約】
【目的】半導体装置の活性層の水素化非晶質シリコン
（a-Si:H）膜の電界効果移動度の向上を図る。 【構成】絶縁性の基板1と、前記基板1上に、ゲート電極
2と、ゲート絶縁層3と、活性層4と、ソース電極6と、ド
レイン電極6とを有する半導体装置において、前記活性
層4は、ラマン散乱のTOモ−ドピ−ク位置が483ｃｍ~1以
上の水素化非晶質シリコン膜を有する。 【効果】応答性の早い薄膜トランジスタを搭載した半導
体装置を実現する。
（a-Si:H）膜の電界効果移動度の向上を図る。 【構成】絶縁性の基板1と、前記基板1上に、ゲート電極
2と、ゲート絶縁層3と、活性層4と、ソース電極6と、ド
レイン電極6とを有する半導体装置において、前記活性
層4は、ラマン散乱のTOモ−ドピ−ク位置が483ｃｍ~1以
上の水素化非晶質シリコン膜を有する。 【効果】応答性の早い薄膜トランジスタを搭載した半導
体装置を実現する。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタとそ
れを用いた半導体装置に係わり、特にシリコンを用いた
イメージセンサや液晶シャッタアレイやデイスプレイ等
の大面積平面デバイスに用いる薄膜トランジスタとこれ
を用いた半導体装置に関する。
れを用いた半導体装置に係わり、特にシリコンを用いた
イメージセンサや液晶シャッタアレイやデイスプレイ等
の大面積平面デバイスに用いる薄膜トランジスタとこれ
を用いた半導体装置に関する。
【０００２】
【従来の技術】従来、ＬＳＩを基板上に実装することに
よって持たせていた機能を、近年の薄膜技術の進歩につ
れて、薄膜トランジスタ（ＴＦＴ）や薄膜ダイオ−ドに
よって、基板上に形成することが可能になりつつある。
よって持たせていた機能を、近年の薄膜技術の進歩につ
れて、薄膜トランジスタ（ＴＦＴ）や薄膜ダイオ−ドに
よって、基板上に形成することが可能になりつつある。
【０００３】例えば、液晶ディスプレイでは、従来単純
マトリックスで駆動させていたが、液晶の各画素ごと
に、非晶質シリコン薄膜トランジスタ（ａ−ＳｉＴＦ
Ｔ）を形成することが可能になっている。この薄膜トラ
ンジスタで、各画素をスイッチングすることによって、
液晶ディスプレイのコントラストをより向上させること
により、ＣＲＴ並みの画質に向上させる研究が行なわれ
ている。
マトリックスで駆動させていたが、液晶の各画素ごと
に、非晶質シリコン薄膜トランジスタ（ａ−ＳｉＴＦ
Ｔ）を形成することが可能になっている。この薄膜トラ
ンジスタで、各画素をスイッチングすることによって、
液晶ディスプレイのコントラストをより向上させること
により、ＣＲＴ並みの画質に向上させる研究が行なわれ
ている。
【０００４】また、ファクシミリやスキャナに用いられ
ている密着型イメ−ジセンサでは、各画素のスイッチや
走査回路を基板上にＴＦＴで作り込むことによって、必
要なＬＳＩ数を低減できることから、コストを大幅に低
減でき、しかも集積度を上げられるため、４００ｄｐｉ
の高精細読み取りにも容易に対応できる。
ている密着型イメ−ジセンサでは、各画素のスイッチや
走査回路を基板上にＴＦＴで作り込むことによって、必
要なＬＳＩ数を低減できることから、コストを大幅に低
減でき、しかも集積度を上げられるため、４００ｄｐｉ
の高精細読み取りにも容易に対応できる。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
水素化非晶質シリコン(a-Si:H)膜の電界効果移動度は、
通常0.2-0.4ｃｍ2/Vsと小さかった。このためTFTの能力
を示す相互コンダクタンスが小さく、特に高速動作を要
求されるシフトレジスタへの適用が困難であった。ま
た、液晶ディスプレイの画素部に使用した場合でもTFT
のON電流の増加による画像コントラストの増加が望まれ
ている。
水素化非晶質シリコン(a-Si:H)膜の電界効果移動度は、
通常0.2-0.4ｃｍ2/Vsと小さかった。このためTFTの能力
を示す相互コンダクタンスが小さく、特に高速動作を要
求されるシフトレジスタへの適用が困難であった。ま
た、液晶ディスプレイの画素部に使用した場合でもTFT
のON電流の増加による画像コントラストの増加が望まれ
ている。
【０００６】本発明の目的は、半導体装置の活性層の水
素化非晶質シリコン（a-Si:H）膜の電界効果移動度の向
上をはかることを目的とする。
素化非晶質シリコン（a-Si:H）膜の電界効果移動度の向
上をはかることを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明によれば、絶縁性の基板と、前記基板上に、
ゲート電極と、ゲート絶縁層と、活性層と、ソース電極
と、ドレイン電極とを有する半導体装置において、前記
活性層は、ラマン散乱のTOモ−ドピ−ク位置が483ｃｍ~
1以上の水素化非晶質シリコン膜を有することを特徴と
する半導体装置が提供される。
に、本発明によれば、絶縁性の基板と、前記基板上に、
ゲート電極と、ゲート絶縁層と、活性層と、ソース電極
と、ドレイン電極とを有する半導体装置において、前記
活性層は、ラマン散乱のTOモ−ドピ−ク位置が483ｃｍ~
1以上の水素化非晶質シリコン膜を有することを特徴と
する半導体装置が提供される。
【０００８】前記活性層は、ラマン散乱のTOモ−ドピ−
ク位置が483ｃｍ~1未満の水素化非晶質シリコン膜をさ
らに有することができる。
ク位置が483ｃｍ~1未満の水素化非晶質シリコン膜をさ
らに有することができる。
【０００９】前記活性層の好適な厚さは、10ｎｍ以上30
0ｎｍ以下である。特に、望ましくは20ｎｍ以上200ｎｍ
以下がよい。また、前記活性層の比抵抗値は、104Ωｃ
ｍ以上であることが望ましく、とくに105Ωｃｍ以上が
望ましい。
0ｎｍ以下である。特に、望ましくは20ｎｍ以上200ｎｍ
以下がよい。また、前記活性層の比抵抗値は、104Ωｃ
ｍ以上であることが望ましく、とくに105Ωｃｍ以上が
望ましい。
【００１０】
【作用】水素化非晶質シリコン膜の電界効果移動度は、
膜質に関係しており、膜質の良好なa-Si:H膜を用いるこ
とによって達成できる。ラマン散乱のピ−ク位置は、水
素化非晶質シリコン膜のネットワ−ク構造の結合力を表
しているものと考えられる。本発明者らは、研究を重ね
た結果、ラマン散乱のTOモ−ドのピークωが、図2のよ
うに、高波数にシフトした水素化非晶質シリコン（a-S
i:H）膜を、特殊な作製条件で得ることができた。そし
て、これらの膜の電界効果移動度を測定したところ、図
６のように、ラマン散乱のピークが高波数の膜ほど、電
界効果移動度が高いことがわかった。a-Si:H膜の移動度
は、ωが484ｃｍ~1の場合0.8ｃｍ2/Vs、ωが486ｃｍ~1
で1ｃｍ2/Vsとなり、ωの増加に従って移動度が向上す
ることがわかった。ラマン散乱の測定誤差は±1ｃｍ~1
程度見込まれので、この結果から、ωが483ｃｍ~1以
上、好ましくは485ｃｍ~1以上のa-Si:H膜を用いること
によりTFTの特性が改善される。また、Si膜が非晶質の
膜として存在できるのは、ラマン散乱のTOモ−ドのピー
クωが５０５ｃｍ~1以下であるので、本発明のa-Si:H膜
のラマン散乱のTOモ−ドのピークωは、５０５ｃｍ~1以
下が望ましい。
膜質に関係しており、膜質の良好なa-Si:H膜を用いるこ
とによって達成できる。ラマン散乱のピ−ク位置は、水
素化非晶質シリコン膜のネットワ−ク構造の結合力を表
しているものと考えられる。本発明者らは、研究を重ね
た結果、ラマン散乱のTOモ−ドのピークωが、図2のよ
うに、高波数にシフトした水素化非晶質シリコン（a-S
i:H）膜を、特殊な作製条件で得ることができた。そし
て、これらの膜の電界効果移動度を測定したところ、図
６のように、ラマン散乱のピークが高波数の膜ほど、電
界効果移動度が高いことがわかった。a-Si:H膜の移動度
は、ωが484ｃｍ~1の場合0.8ｃｍ2/Vs、ωが486ｃｍ~1
で1ｃｍ2/Vsとなり、ωの増加に従って移動度が向上す
ることがわかった。ラマン散乱の測定誤差は±1ｃｍ~1
程度見込まれので、この結果から、ωが483ｃｍ~1以
上、好ましくは485ｃｍ~1以上のa-Si:H膜を用いること
によりTFTの特性が改善される。また、Si膜が非晶質の
膜として存在できるのは、ラマン散乱のTOモ−ドのピー
クωが５０５ｃｍ~1以下であるので、本発明のa-Si:H膜
のラマン散乱のTOモ−ドのピークωは、５０５ｃｍ~1以
下が望ましい。
【００１１】ラマン散乱のピ−クが高波数にシフトして
いることは、ネットワ−クの結合力が強くなっているこ
とを示しており、膜の緻密化を示唆している。従って、
本発明で得られたa-Si:H膜は緻密なネットワ−ク構造を
有しており、このために膜の移動度が向上したものと考
えられる。
いることは、ネットワ−クの結合力が強くなっているこ
とを示しており、膜の緻密化を示唆している。従って、
本発明で得られたa-Si:H膜は緻密なネットワ−ク構造を
有しており、このために膜の移動度が向上したものと考
えられる。
【００１２】このa-Si:H膜をTFTに用いることにより、T
FTの相互コンダクタンスが向上させることができる。そ
の結果、TFTの応答性が改善され、高速応答のシフトレ
ジスタへの適用が可能になる。また、ON電流が増加し、
液晶ディスプレ−の画素部分に使用することにより高コ
ントラストのディスプレイを作製することができる。ま
た、液晶ディスプレイの周辺回路の使用することもでき
る。
FTの相互コンダクタンスが向上させることができる。そ
の結果、TFTの応答性が改善され、高速応答のシフトレ
ジスタへの適用が可能になる。また、ON電流が増加し、
液晶ディスプレ−の画素部分に使用することにより高コ
ントラストのディスプレイを作製することができる。ま
た、液晶ディスプレイの周辺回路の使用することもでき
る。
【００１３】水素化非晶質シリコン膜の製造方法として
は、例えば、a-Si:H膜をPCVD法で350℃で形成した後、
赤外熱処理し、さらに、水素プラズマ処理して作製する
ことができる。また、350℃より高い基板温度でのPCVD
法などでも作製することができる。
は、例えば、a-Si:H膜をPCVD法で350℃で形成した後、
赤外熱処理し、さらに、水素プラズマ処理して作製する
ことができる。また、350℃より高い基板温度でのPCVD
法などでも作製することができる。
【００１４】
【実施例】(実施例1)本発明の第1の実施例を図1を用い
て説明する。
て説明する。
【００１５】本発明の第1の実施例のn-MOS型の逆スタッ
ガ型の薄膜トランジスタ（TFT)は、図1のように、絶縁
性基板1上に、ゲート電極として厚さ100ｎｍのCr膜2
と、ゲート絶縁層として窒化シリコン膜3と、活性層と
してノンドープのa-Si:H膜4と、コンタクト層としてホ
スフィンをドープしたn+-a-Si膜5と、ソ−スおよびドレ
イン電極としてAl膜6と、チャンネル保護層として窒化
シリコン膜7を順に積層した構造を有している。活性層
のノンドープのa-Si:H膜4の膜は、膜厚20ｎｍ以上200ｎ
ｍ以下に形成した。
ガ型の薄膜トランジスタ（TFT)は、図1のように、絶縁
性基板1上に、ゲート電極として厚さ100ｎｍのCr膜2
と、ゲート絶縁層として窒化シリコン膜3と、活性層と
してノンドープのa-Si:H膜4と、コンタクト層としてホ
スフィンをドープしたn+-a-Si膜5と、ソ−スおよびドレ
イン電極としてAl膜6と、チャンネル保護層として窒化
シリコン膜7を順に積層した構造を有している。活性層
のノンドープのa-Si:H膜4の膜は、膜厚20ｎｍ以上200ｎ
ｍ以下に形成した。
【００１６】製造方法を説明する。まず、絶縁性基板1
上にゲート電極として、Cr膜を100ｎｍスパッタリング
法で形成し、ホトエッチングで電極形状に加工した。そ
の上にゲート絶縁層として窒化シリコン膜3をプラズマC
VD法で形成した。さらに、良好なチャネル界面を形成す
るために、ゲート絶縁層3に、連続して活性層4としてノ
ンドープのa-Si:H膜3を形成した。a-Si:H膜3を作製する
際には、基板1を350℃に加熱し、PCVD法で形成した。さ
らに、成膜後、赤外線加熱によりa-Si:H膜3を450℃以上
に加熱し、さらに水素プラズマ処理を施した。
上にゲート電極として、Cr膜を100ｎｍスパッタリング
法で形成し、ホトエッチングで電極形状に加工した。そ
の上にゲート絶縁層として窒化シリコン膜3をプラズマC
VD法で形成した。さらに、良好なチャネル界面を形成す
るために、ゲート絶縁層3に、連続して活性層4としてノ
ンドープのa-Si:H膜3を形成した。a-Si:H膜3を作製する
際には、基板1を350℃に加熱し、PCVD法で形成した。さ
らに、成膜後、赤外線加熱によりa-Si:H膜3を450℃以上
に加熱し、さらに水素プラズマ処理を施した。
【００１７】水素プラズマ処理に引き続いて、コンタク
ト層としてホスフィンをドープしたn+-a-Si層5を、PCVD
法で成膜した。さらに、ソ−スおよびドレイン電極とし
てAl膜6をスパッタリング法で形成した。そして、n+-a-
Si層5およびAl膜6をホトエッチングで加工することによ
り、ソ−スとドレインとに分離し、チャネルを形成し
た。さらに、チャンネル保護層として、窒化シリコン膜
7をスパッタ法で形成した。
ト層としてホスフィンをドープしたn+-a-Si層5を、PCVD
法で成膜した。さらに、ソ−スおよびドレイン電極とし
てAl膜6をスパッタリング法で形成した。そして、n+-a-
Si層5およびAl膜6をホトエッチングで加工することによ
り、ソ−スとドレインとに分離し、チャネルを形成し
た。さらに、チャンネル保護層として、窒化シリコン膜
7をスパッタ法で形成した。
【００１８】本実施例で作製した薄膜トランジスタのa-
Si:H膜4のラマン散乱を測定したところTOモ−ドピ−ク
位置ωが483ｃｍ~1以上であった。したがって、図6のよ
うに、従来のTFTの電界効果移動度は0.2〜0.4ｃｍ2/Vs
であるのに対して、本発明の構成によりTFTの電界効果
移動度は0.8ｃｍ2/Vs以上と良好な特性を示した。ま
た、TOモ−ドピ−ク位置ωが483ｃｍ~1以上の緻密で構
造が安定したa-Si:H膜を使用することにより、従来は不
安定であったしきい値電圧の変動も、従来の構成に比べ
て小さくなっていた。
Si:H膜4のラマン散乱を測定したところTOモ−ドピ−ク
位置ωが483ｃｍ~1以上であった。したがって、図6のよ
うに、従来のTFTの電界効果移動度は0.2〜0.4ｃｍ2/Vs
であるのに対して、本発明の構成によりTFTの電界効果
移動度は0.8ｃｍ2/Vs以上と良好な特性を示した。ま
た、TOモ−ドピ−ク位置ωが483ｃｍ~1以上の緻密で構
造が安定したa-Si:H膜を使用することにより、従来は不
安定であったしきい値電圧の変動も、従来の構成に比べ
て小さくなっていた。
【００１９】また、Si膜が非晶質の膜として存在できる
のは、ラマン散乱のTOモ−ドのピークωが５０５ｃｍ~1
以下であるので、本実施例のa-Si:H膜4のラマン散乱のT
Oモ−ドのピークωは、483ｃｍ~1以上505ｃｍ~1以下が
望ましい。
のは、ラマン散乱のTOモ−ドのピークωが５０５ｃｍ~1
以下であるので、本実施例のa-Si:H膜4のラマン散乱のT
Oモ−ドのピークωは、483ｃｍ~1以上505ｃｍ~1以下が
望ましい。
【００２０】また、本実施例のa-Si:H膜4の抵抗率は、1
05Ωｃｍ以上であった。したがって、TFTのoff電流を抑
制することができた。TFTのoff電流を抑制のためには、
104Ωｃｍ以上あれば良い。抵抗率は、赤外熱処理条件
や水素プラズマ処理条件により変化させることができ
る。
05Ωｃｍ以上であった。したがって、TFTのoff電流を抑
制することができた。TFTのoff電流を抑制のためには、
104Ωｃｍ以上あれば良い。抵抗率は、赤外熱処理条件
や水素プラズマ処理条件により変化させることができ
る。
【００２１】本実施例では、活性層の膜厚を20ｎｍ以上
200ｎｍ以下としたが、チャネル形成厚さは約20〜30ｎ
ｍ程度であることから、活性層膜厚は10ｎｍ以上300ｎ
ｍ以下で形成することができる。
200ｎｍ以下としたが、チャネル形成厚さは約20〜30ｎ
ｍ程度であることから、活性層膜厚は10ｎｍ以上300ｎ
ｍ以下で形成することができる。
【００２２】また、本実施例では、ゲート絶縁層および
チャネル保護層として窒化シリコンを用いたが、酸化ア
ルミニウム膜、酸化シリコン膜等をプラズマCVD法やス
パッタリング法で形成して用いることもできる。
チャネル保護層として窒化シリコンを用いたが、酸化ア
ルミニウム膜、酸化シリコン膜等をプラズマCVD法やス
パッタリング法で形成して用いることもできる。
【００２３】(実施例2)本発明の第2の実施例を図3を用
いて説明する。
いて説明する。
【００２４】本発明の第1の実施例のn-MOS型の逆スタッ
ガ型の薄膜トランジスタ（TFT)は、図3のように、活性
層として、ラマン散乱のTOモ−ドピ−ク位置ωが483ｃ
ｍ~1以上のノンドープのa-Si:H層11と、ωが483ｃｍ~1
未満のa-Si:H層12を順に積層した構造を有している。a-
Si:H層11と、a-Si:H層12の膜厚は、それぞれ10ｎｍから
100ｎｍの同じ厚さとし、活性層全体で、20ｎｍ以上200
ｎｍ以下とした。他の層構成は、実施例1と同様である
ので説明を省略する。
ガ型の薄膜トランジスタ（TFT)は、図3のように、活性
層として、ラマン散乱のTOモ−ドピ−ク位置ωが483ｃ
ｍ~1以上のノンドープのa-Si:H層11と、ωが483ｃｍ~1
未満のa-Si:H層12を順に積層した構造を有している。a-
Si:H層11と、a-Si:H層12の膜厚は、それぞれ10ｎｍから
100ｎｍの同じ厚さとし、活性層全体で、20ｎｍ以上200
ｎｍ以下とした。他の層構成は、実施例1と同様である
ので説明を省略する。
【００２５】製造方法は、活性層4を作製する際に、PCV
D法により350℃でa-Si:H膜を形成した後、高速の赤外加
熱により450℃以上に試料を加熱し、さらに水素プラズ
マ処理を施して、ラマン散乱のTOモ−ドピ−ク位置ωが
483ｃｍ~1以上のノンドープのa-Si:H層11を形成し、引
き続いて、基板温度300℃の条件でPCVD法によりa-Si:H
膜12を作製した。その上に、さらにn+-a-Si層6を成膜し
た。活性層以外の製造方法は、実施例1と同様であるの
で説明を省略する。
D法により350℃でa-Si:H膜を形成した後、高速の赤外加
熱により450℃以上に試料を加熱し、さらに水素プラズ
マ処理を施して、ラマン散乱のTOモ−ドピ−ク位置ωが
483ｃｍ~1以上のノンドープのa-Si:H層11を形成し、引
き続いて、基板温度300℃の条件でPCVD法によりa-Si:H
膜12を作製した。その上に、さらにn+-a-Si層6を成膜し
た。活性層以外の製造方法は、実施例1と同様であるの
で説明を省略する。
【００２６】従来のTFTの電界効果移動度は0.2〜0.4ｃ
ｍ2/Vsであるのに対して、本発明の構成によりTFTの電
界効果移動度は0.8ｃｍ2/Vs以上と良好な特性を示すこ
とがわかった。また、しきい値電圧の変動も、従来の構
成に比べて小さくなっていることがわかった。
ｍ2/Vsであるのに対して、本発明の構成によりTFTの電
界効果移動度は0.8ｃｍ2/Vs以上と良好な特性を示すこ
とがわかった。また、しきい値電圧の変動も、従来の構
成に比べて小さくなっていることがわかった。
【００２７】本実施例では、a-Si:H層11と、a-Si:H層12
の膜厚は、それぞれ10ｎｍから１００ｎｍの同じ厚さと
し、活性層全体で、２０ｎｍ以上200ｎｍ以下とした
が、これに限定されるものではない。チャネル形成厚さ
は約20-30ｎｍ程度であることから、活性層膜厚は10ｎ
ｍ以上300ｎｍ以下に形成することができる。
の膜厚は、それぞれ10ｎｍから１００ｎｍの同じ厚さと
し、活性層全体で、２０ｎｍ以上200ｎｍ以下とした
が、これに限定されるものではない。チャネル形成厚さ
は約20-30ｎｍ程度であることから、活性層膜厚は10ｎ
ｍ以上300ｎｍ以下に形成することができる。
【００２８】また、ωが483ｃｍ~1未満のa-Si:H層12
は、ωが小さくなると膜の欠陥が増加する傾向があるの
で、ωは、475ｃｍ~1以上483ｃｍ~1未満であることが望
ましい。
は、ωが小さくなると膜の欠陥が増加する傾向があるの
で、ωは、475ｃｍ~1以上483ｃｍ~1未満であることが望
ましい。
【００２９】(実施例3)本発明の第4の実施例であるダイ
ナミック型シフトレジスタを図4および図5を用いて説明
する。
ナミック型シフトレジスタを図4および図5を用いて説明
する。
【００３０】本発明のダイナミック型シフトレジスタ
は、エンハンスメント型薄膜トランジスタの動作スイッ
チと、抵抗素子で形成した負荷とから構成したER型イン
バータを有している。薄膜トランジスタは実施例1で作
製したものを用いた。
は、エンハンスメント型薄膜トランジスタの動作スイッ
チと、抵抗素子で形成した負荷とから構成したER型イン
バータを有している。薄膜トランジスタは実施例1で作
製したものを用いた。
【００３１】このシフトレジスタの周波数特性は、図5
のように、本発明の移動度μが0.8ｃｍ2/Vsを有するTFT
を用いたシフトレジスタでは80kHz以上の高速で走査が
可能となる。一方、移動度μが0.2ｃｍ2/Vs従来のTFTを
用いた場合、その応答性が遅いため、その駆動周波数は
20kHz程度である。
のように、本発明の移動度μが0.8ｃｍ2/Vsを有するTFT
を用いたシフトレジスタでは80kHz以上の高速で走査が
可能となる。一方、移動度μが0.2ｃｍ2/Vs従来のTFTを
用いた場合、その応答性が遅いため、その駆動周波数は
20kHz程度である。
【００３２】本シフトレジスタを用い、密着型イメージ
センサや液晶プリンタ用液晶シャッタアレイの走査回路
を形成したところ、2msec/lineの画像読み取り、及び印
字が可能となった。
センサや液晶プリンタ用液晶シャッタアレイの走査回路
を形成したところ、2msec/lineの画像読み取り、及び印
字が可能となった。
【００３３】
【発明の効果】本発明によれば、活性層に用いられる水
素化非晶質シリコン（a-Si:H）膜の電界効果移動度の向
上をはかることができる。これにより、従来の素子作製
工程とほとんど同じコストで従来よりも応答性の優れた
薄膜トランジスタや、これを用いた半導体装置を提供す
ることができる。
素化非晶質シリコン（a-Si:H）膜の電界効果移動度の向
上をはかることができる。これにより、従来の素子作製
工程とほとんど同じコストで従来よりも応答性の優れた
薄膜トランジスタや、これを用いた半導体装置を提供す
ることができる。
【図１】本発明の第1の実施例の薄膜トランジスタの断
面図。
面図。
【図２】本発明の製造方法によって得られる水素化非晶
質シリコン膜のラマンシフトと散乱強度を示すグラフ。
質シリコン膜のラマンシフトと散乱強度を示すグラフ。
【図３】本発明の第2の実施例の薄膜トランジスタの断
面図。
面図。
【図４】本発明の第3の実施例のシフトレジスタの回路
図。
図。
【図５】薄膜トランジスタの電界効果移動度と、それを
用いた図4に示したシフトレジスタの周波数特性。
用いた図4に示したシフトレジスタの周波数特性。
【図６】本発明の水素化非晶質シリコン膜のラマン散乱
のTOモ−ドのピークωと電界効果移動度の関係を示すグ
ラフ。
のTOモ−ドのピークωと電界効果移動度の関係を示すグ
ラフ。
1---絶縁性基板、2---ゲ−ト電極層のCr膜、3---ゲ−ト
絶縁層の窒化シリコン膜、4、11---活性層のωが483ｃ
ｍ~1以上のa-Si:H膜、5---コンタクト層のn+-a-Si膜、6
---ソ−スおよびドレイン電極のAl膜、7---チャネル保
護層の窒化シリコン膜、8---従来のa-Si:H膜のラマン散
乱スペクトル、9、10---本発明のa-Si:H膜のラマンス散
乱ペクトル、12---ωが483ｃｍ~1未満のa-Si:H膜。
絶縁層の窒化シリコン膜、4、11---活性層のωが483ｃ
ｍ~1以上のa-Si:H膜、5---コンタクト層のn+-a-Si膜、6
---ソ−スおよびドレイン電極のAl膜、7---チャネル保
護層の窒化シリコン膜、8---従来のa-Si:H膜のラマン散
乱スペクトル、9、10---本発明のa-Si:H膜のラマンス散
乱ペクトル、12---ωが483ｃｍ~1未満のa-Si:H膜。
フロントページの続き (72)発明者 鬼沢 賢一 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内
Claims (9)
- 【請求項１】絶縁性の基板と、前記基板上に、ゲート電
極と、ゲート絶縁層と、活性層と、ソース電極と、ドレ
イン電極とを有する半導体装置において、 前記活性層は、ラマン散乱のTOモ−ドピ−ク位置が483
ｃｍ~1以上の水素化非晶質シリコン膜を有することを特
徴とする半導体装置。 - 【請求項２】請求項１において、前記活性層は、ラマン
散乱のTOモ−ドピ−ク位置が483ｃｍ~1未満の水素化非
晶質シリコン膜をさらに有することを特徴とする半導体
装置。 - 【請求項３】請求項２において、前記ゲート絶縁層、前
記483ｃｍ~1以上の水素化非晶質シリコン膜、前記483ｃ
ｍ~1未満の水素化非晶質シリコン膜の順に積層されてい
ることを特徴とする半導体装置。 - 【請求項４】絶縁性の基板と、前記基板上に、ゲート電
極と、ゲート絶縁層と、水素化非晶質シリコン膜を有す
る活性層と、ソース電極と、ドレイン電極とを有する半
導体装置の製造方法であって、 前記基板を３５０度より高い温度に加熱し、 前記水素化非結晶シリコン膜をプラズマ化学気相成長法
で成膜することを特徴とする半導体装置の製造方法。 - 【請求項５】請求項４において、前記水素化非結晶シリ
コン膜を成膜した後、前記水素化非結晶シリコン膜を赤
外線で加熱し、さらに、水素プラズマ処理を行なうこと
を特徴とする半導体装置。 - 【請求項６】請求項５において、前記赤外線で４５０度
以上に加熱することを特徴とする半導体装置。 - 【請求項７】基板と、前記基板上に、光信号を電気信号
に変換する受光部と、前記受光部から前記電気信号を読
み出すために、薄膜トランジスタとを有するイメージセ
ンサにおいて、 前記薄膜トランジスタは、水素化非晶質シリコン膜を活
性層に有し、前記水素化非晶質シリコン膜は、ラマン散
乱のTOモ−ドピ−ク位置が483ｃｍ~1以上であることを
特徴とするイメージセンサ。 - 【請求項８】アレイ状の液晶パネルと、前記液晶パネル
を走査駆動するためのシフトレジスタに、薄膜トランジ
スタを備えた液晶シャッタアレイにおいて、 前記薄膜トランジスタは、水素化非晶質シリコン膜を活
性層に有し、前記水素化非晶質シリコン膜は、ラマン散
乱のTOモ−ドピ−ク位置が483ｃｍ~1以上であることを
特徴とする液晶シャッタアレイ。 - 【請求項９】液晶パネルと、前記液晶パネルを駆動する
ための、薄膜トランジスタとを有する液晶ディスプレイ
において、 前記薄膜トランジスタは、水素化非晶質シリコン膜を活
性層に有し、前記水素化非晶質シリコン膜は、ラマン散
乱のTOモ−ドピ−ク位置が483ｃｍ~1以上であることを
特徴とする液晶ディスプレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13530292A JPH05335577A (ja) | 1992-05-27 | 1992-05-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13530292A JPH05335577A (ja) | 1992-05-27 | 1992-05-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335577A true JPH05335577A (ja) | 1993-12-17 |
Family
ID=15148537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13530292A Pending JPH05335577A (ja) | 1992-05-27 | 1992-05-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335577A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020076934A (ko) * | 2001-03-31 | 2002-10-11 | 주식회사 현대 디스플레이 테크놀로지 | 박막트랜지스터 액정표시장치 및 그 제조방법 |
| KR100828967B1 (ko) * | 2007-06-07 | 2008-05-14 | 테크노세미켐 주식회사 | 유기 트랜지스터 및 그 제조 방법 |
| US7598159B2 (en) | 2006-11-07 | 2009-10-06 | Samsung Electronics Co., Ltd. | Method of fabricating thin film transistor substrate and thin film transistor substrate produced using the same |
-
1992
- 1992-05-27 JP JP13530292A patent/JPH05335577A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020076934A (ko) * | 2001-03-31 | 2002-10-11 | 주식회사 현대 디스플레이 테크놀로지 | 박막트랜지스터 액정표시장치 및 그 제조방법 |
| US7598159B2 (en) | 2006-11-07 | 2009-10-06 | Samsung Electronics Co., Ltd. | Method of fabricating thin film transistor substrate and thin film transistor substrate produced using the same |
| KR100828967B1 (ko) * | 2007-06-07 | 2008-05-14 | 테크노세미켐 주식회사 | 유기 트랜지스터 및 그 제조 방법 |
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