KR100828967B1 - 유기 트랜지스터 및 그 제조 방법 - Google Patents

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KR100828967B1
KR100828967B1 KR1020070055633A KR20070055633A KR100828967B1 KR 100828967 B1 KR100828967 B1 KR 100828967B1 KR 1020070055633 A KR1020070055633 A KR 1020070055633A KR 20070055633 A KR20070055633 A KR 20070055633A KR 100828967 B1 KR100828967 B1 KR 100828967B1
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이홍희
서순민
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테크노세미켐 주식회사
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Abstract

본 발명은 테프론 계열의 고분자를 이용하여 액상 물질에 의한 유기물 반도체의 손상을 방지함으로써 수직 적층 구조(다층 구조)의 유기 트랜지스터를 실현할 수 있도록 한다는 것으로, 이를 위하여 본 발명은, 게이트 전극, 유기물 반도체 층 및 소오스/드레인 전극을 포함하는 하층의 유기 트랜지스터 구조에 유기물 반도체 층의 노출 부위와 소오스/드레인 전극의 상부 일부에 테프론 계열의 고분자를 형성함으로써 유기물 반도체 층이 액상 물질에 의해 손상되는 것을 방지할 수 있고, 수직 구조로 형성되는 하층과 상층의 유기 트랜지스터 구조 사이에 형성된 평탄화막 영역에 금속막을 형성함으로써 하층 및 상층 유기 트랜지스터 구조간에 발생 가능한 크로스 토킹을 차단할 수 있으며, 또한 다층 구조의 보호막 형성을 통해 유기물 반도체가 공기나 수분 등에 노출되는 것을 효과적으로 차단할 수 있어 소자의 수명 연장은 물론 신뢰도를 대폭 개선할 수 있는 것이다.

Description

유기 트랜지스터 및 그 제조 방법{ORGANIC TRANSISTOR AND FABRICATING METHOD THEREOF}
도 1a 내지 1g는 본 발명의 바람직한 실시 예에 따라 유기 트랜지스터를 제조하는 주요 과정을 도시한 공정 순서도,
도 2는 본 발명에 따라 글라스 기판 상에 1층의 유기 트랜지스터 구조를 제조한 후에 액티브 영역에 보호막을 선택 형성한 공정의 평면도,
도 3a는 유기 트랜지스터 구조의 액티브 영역에 FEP 박막을 증착하지 않고 바로 PMMA를 코팅하기 전후에 전기적 특성 변화를 측정한 실험 결과 그래프,
도 3b는 본 발명에 따라 유기 트랜지스터 구조의 FEP와 PMMA를 캐핑하기 전후에 전기적 특성 변화를 측정한 실험 결과 그래프,
도 4a는 본 발명에 따라 두 소자를 수직 적층 구조로 하여 제조한 유기 트랜지스터에서 두 소자간의 전류 특성을 측정한 실험 결과 그래프,
도 4b 및 4c는 본 발명에 따라 두 소자를 수직 적층 구조로 하여 제조한 유기 트랜지스터에 있어서 게이트 전압에서 소오스-드레인 전압을 변화시켰을 때의 실험 결과 그래프,
도 5는 본 발명의 다른 실시 예에 따라 몰드를 이용하여 접착 방식으로 수직 적층 구조의 유기 트랜지스터를 제조하는 과정을 설명하기 위한 개념 단면도.
＜도면의 주요부분에 대한 부호의 설명＞
102 : 글라스 기판 104, 122 : 게이트 전극
106, 124 : 유기 절연막 108, 126 : 유기물 반도체 층
110, 128 : 소오스/드레인 전극 112 : 제 1 보호막
114 : 제 2 보호막 116 : 제 1 평탄화막
118 : 간섭 차단막 120 : 제 2 평탄화막
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 유기물 반도체 층을 갖는 유기 트랜지스터(organic transistor)의 집적도를 향상시키는데 적합한 유기 트랜지스터 및 그 제조 방법에 관한 것이다.
잘 알려진 바와 같이, TFT-LCD 등과 같은 디스플레이소자에 이용되는 반도체 소자인 트랜지스터는 무기물을 반도체로 이용하는 무기 트랜지스터와 유기물을 반도체로 이용하는 유기 트랜지스터가 있다.
일반적으로, 무기물을 반도체로 이용하는 트랜지스터에서는 무기물들을 증착 공정(예컨대, PECVD 등)이나 스퍼터링 공정 등을 통해 기판 상에 형성하게 되는데, 실리콘이나 산화실리콘 등과 같은 물질은 화학적으로 만들기가 어려울 뿐만 아니라 설혹 만들더라도 수백도 이상의 온도 조건에서 생성되기 때문에 글라스(유리)를 기판으로 사용하는 공정에는 적합하지가 않다는 문제가 있다.
따라서, 이러한 문제 때문에 증착(예컨대, PECVD 등)이나 스퍼터링 등과 같이 고에너지를 사용하는 공정으로 트랜지스터를 만들게 되는데, 이러한 공정을 유기물 박막 위에 적용할 경우에는 유기물에 손상을 주기 때문에 트랜지스터의 성능 저하를 초래할 수가 있으며, 또한 공정 온도가 유기물을 사용하기에 적합한 온도가 아니기 때문에 유기물이 들어가는 공정에는 적용하기가 힘들다는 문제가 있다.
다음에, 유기 트랜지스터는 일반적으로 수평 방향의 배열 형태로 제작하게 되는데, 적층 구조를 만들기 위해서는 절연막을 사용해야만 한다. 그러나, 유기 트랜지스터에서 사용하는 절연막은 대부분이 용액 형태이기 때문에 용액 내의 용매가 유기 반도체의 성능을 저하시키게 되어 적층 구조를 구현하기가 힘들다는 문제가 있으며, 이의 해결을 위해 유기 트랜지스터 위에 무기 절연막을 사용할 경우에는 상술한 바와 같이 고온 공정이 들어가기 때문에 마찬가지로 유기 반도체가 손상을 입게 되는 문제가 있다.
따라서, 종래 유기 트랜지스터의 경우 상술한 바와 같은 요인으로 인해 적층 구조를 적용할 수가 없어 수평 배열 형태로 제작해야만 하기 때문에 집적도 개선에 한계를 가질 수밖에 없었다.
이러한 문제는 결국 디스플레이 소자를 제작하는데 있어서 개구율을 높이는데 한계, 예컨대 수평 구조의 트랜지스터를 배열하게 되면 LCD 픽셀 하나에 대략 2-7개 정도의 트랜지스터가 필요하게 되는데, 이 경우 개구율이 대략 50-60% 정도로 상당히 낮아지게 된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 테프론 계열의 고분자를 이용하여 액상 물질에 의한 유기물 반도체의 손상을 방지함으로써 수직 적층 구조(다층 구조)의 유기 트랜지스터를 실현할 수 있는 유기 트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 수직 적층 구조의 유기 트랜지스터에서 수직 구조 소자간의 크로스 토킹을 차단할 수 있는 유기 트랜지스터 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 일 관점에 따른 본 발명은, 유기물 반도체 층을 갖는 유기 트랜지스터로서, 게이트 전극, 유기물 반도체 층 및 소오스/드레인 전극을 포함하여 기판 상에 형성되는 제 1 유기 트랜지스터 구조와, 상기 유기물 반도체 층의 노출 부위와 상기 소오스/드레인 전극의 상부 일부에 형성되는 고분자의 제 1 보호막과, 상기 제 1 유기 트랜지스터 구조와 제 1 보호막 상의 전면에 형성되는 제 2 보호막과, 상기 제 2 보호막 상에 형성되는 평탄화막과, 게이트 전극, 유기물 반도체 층 및 소오스/드레인 전극을 포함하여 상기 평탄화막 상에 형성되는 제 2 유기 트랜지스터 구조를 포함하는 유기 트랜지스터를 제공한다.
상기 목적을 달성하기 위한 다른 관점의 일 형태에 따른 본 발명은, 유기물 반도체 층을 갖는 유기 트랜지스터를 제조하는 방법으로서, 기판 상에 게이트 전극, 유기물 반도체 층 및 소오스/드레인 전극을 포함하는 제 1 유기 트랜지스터 구조를 형성하는 과정과, 상기 유기물 반도체 층의 노출 부위와 상기 소오스/드레인 전극의 상부 일부에 제 1 보호막을 형성하는 과정과, 상기 제 1 보호막이 형성된 상기 제 1 유기 트랜지스터 구조의 전면에 제 2 보호막을 형성하는 과정과, 상기 제 2 보호막 상에 평탄화막을 형성하는 과정과, 상기 평탄화막 상에 게이트 전극, 유기물 반도체 층 및 소오스/드레인 전극을 포함하는 제 2 유기 트랜지스터 구조를 형성하는 과정을 포함하는 유기 트랜지스터 제조 방법을 제공한다.
상기 목적을 달성하기 위한 다른 관점의 다른 형태에 따른 본 발명은, 유기물 반도체 층을 갖는 유기 트랜지스터를 제조하는 방법으로서, 기판 상에 게이트 전극, 유기물 반도체 층 및 소오스/드레인 전극을 포함하는 제 1 유기 트랜지스터 구조를 형성하는 과정과, 상기 유기물 반도체 층의 노출 부위와 상기 소오스/드레인 전극의 상부 일부에 제 1 보호막을 형성하는 과정과, 상기 제 1 보호막이 형성된 상기 제 1 유기 트랜지스터 구조의 전면에 제 2 보호막을 형성하는 과정과, 상기 제 2 보호막 상에 제 1 평탄화막을 형성함으로써 하부의 유기 트랜지스터 구조물을 완성하는 과정과, 몰드 상에 상기 제 1 유기 트랜지스터 구조의 역상 구조를 갖는 제 2 유기 트랜지스터 구조를 형성하는 과정과, 상기 제 2 트랜지스터 구조 전면에 제 2 평탄화막을 형성함으로써 상부의 유기 트랜지스터 구조물을 완성하는 과정과, 상기 하부의 유기 트랜지스터 구조물의 전면에 상기 몰드 상에 형성된 상기 상부의 유기 트랜지스터 구조물의 대응 면을 정렬시킨 후 가압하는 과정과, 상기 몰드를 탈거하는 과정을 포함하는 유기 트랜지스터 제조 방법을 제공한다.
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예 로부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
먼저, 본 발명의 기술요지는, 게이트 전극, 유기물 반도체 층 및 소오스/드레인 전극을 포함하는 하층의 유기 트랜지스터 구조(제 1 유기 트랜지스터 구조)에서 유기물 반도체 층의 노출 부위와 소오스/드레인 전극의 상부 일부에 테프론 계열의 고분자를 형성함으로써 유기물 반도체 층이 액상 물질에 의해 손상되는 것을 방지하고, 수직 구조로 형성되는 하층과 상층의 유기 트랜지스터 구조 사이에 형성된 평탄화막 영역에 금속막을 형성함으로써 하층 및 상층 유기 트랜지스터 구조간에 발생 가능한 크로스 토킹을 차단한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
도 1a 내지 1g는 본 발명의 바람직한 실시 예에 따라 유기 트랜지스터를 제조하는 주요 과정을 도시한 공정 순서도이다.
도 1a를 참조하면, 이 기술분야에 널리 알려진 증착 공정, 패터닝 공정 등을 순차 실시하여 글라스 기판(102)상에 게이트 전극(104), 유기 절연막(106), 유기물 반도체 층(108) 및 소오스/드레인 전극(110)으로 된 제 1 유기 트랜지스터 구조(100)를 형성한다. 이때, 게이트 전극(104)으로는 Al 등을, 유기 절연막(106)으로는 PMMA(poly methyl methacrylate) 등을, 유기물 반도체 층(108)으로는 펜타센(pentacene) 등을, 소오스/드레인 전극(110)으로는 Au 등을 사용할 수 있다.
여기에서, 글라스 기판(102)상에 제 1 유기 트랜지스터 구조(100)를 형성하 는 일련의 과정들은 이미 이 기술분야에 널리 알려진 일반적인 내용이므로, 명세서의 간결화를 위해 여기에서의 상세한 설명은 생략한다.
먼저, 일련의 증착 공정을 실시함으로써, 일 예로서 도 1b에 도시된 바와 같이, 유기물 반도체 층(108)의 노출 부위와 소오스/드레인 전극(110)의 상부 일부에 테프론 계열의 고분자로 된 제 1 보호막(112)을 형성한다. 즉, 도 2에 평면으로 도시된 바와 같이, 제 1 유기 트랜지스터 구조(100)의 액티브 영역에만 선택적으로 제 1 보호막(112)을 형성한다. 여기에서, 테프론 계열의 고분자로는, 예컨대 FEP(fluorinated ethylene propylene), AF2400 등을 이용할 수 있는데, 이러한 제 1 보호막(112)은 후속하는 공정에서 액상 물질이 유기물 반도체 층(108)에 손상을 주는 것을 방지하기 위한 것이다.
이때, FEP, AF2400 등과 같은 테프론 계열의 고분자는 불소(fluorine)로 둘러싸인 고분자이기 때문에 분자 내의 안정성이 매우 높아 다른 물질과의 접착력이 상대적으로 낮으면서 용매가 침투하기 어려운 구조로 되어 있다. 즉, 용액이 테프론 계열 고분자에 닿게 되면 상당히 높은 접촉각(contact angle) 값을 가지기 때문에 용액이 내부로 침투하는 것을 차단할 수 있다.
또한, FEP의 경우 진공열증착기(thermal vacuum evaporator) 등을 이용한 진공열증착 공정을 통해 박막으로 형성, 예컨대 저진공 환경에서 높은 온도(예컨대, 1,000도 이상)를 가하면 FEP가 기화하면서 날라 가게 되며 이와 같이 기화된 FEP가 기판에 달라붙어 박막으로 형성된다.
다음에, 스핀 코팅 등의 공정을 실시함으로써, 일 예로서 도 1c에 도시된 바 와 같이, 제 1 유기 트랜지스터 구조(100)의 액티브 영역에 제 1 보호막(112)이 형성된 글라스 기판(102)의 전면에 제 2 보호막(114)을 형성을 형성한다. 여기에서, 제 2 보호막(114)으로는, 예컨대 PMMA 등과 같은 고분자 용액을 이용할 수 있으며, 이러한 제 2 보호막(114)은 하부의 제 1 유기 트랜지스터 구조(100)가 외부 공기 또는 수분과 접촉되는 것을 차단하는 역할을 한다.
이후, 수십 ℃(예컨대, 60 내지 90℃)의 온도를 유지하는 핫플레이트에서 글라스 기판을 가열함으로써 고분자 용액에 들어 있는 용매를 완전히 제거한다.
본 발명의 발명자들은 PMMA를 코팅한 후의 소자와 코팅 이전의 소자간의 성능과 비교하는 실험을 실시하였으며, 실험 결과 테프론 계열의 고분자인 FEP 박막의 전기 음성도에 의한 약간의 임계전압(threshold voltage)의 이동이 있었고 온-오프 전류비가 약간 다르기는 하지만 이동도(mobility)에는 전혀 변함이 없음을 알 수 있었다.
또한, 본 발명의 발명자들은 PMMA가 코팅된 소자를 수 시간 이상 공기 중에 노출시킨 후 소자의 성능을 측정하는 실험을 실시하였으며, 실험 결과 소자의 성능이 노출 이전과 변함이 없음을 알 수 있었다.
즉, 도 3a는 유기 트랜지스터 구조의 액티브 영역에 FEP 박막을 증착하지 않고 바로 PMMA를 코팅하기 전후에 전기적 특성 변화를 측정한 실험 결과 그래프이고, 도 3b는 본 발명에 따라 유기 트랜지스터 구조의 FEP와 PMMA를 캐핑하기 전후에 전기적 특성 변화를 측정한 실험 결과 그래프이다.
도 3a를 참조하면, 액티브 영역에 FEP 박막을 형성하지 않고 바로 PMMA를 코 팅하게 되면, 그래프에서 보여주는 것과 같이, 고분자막(PMMA)을 스핀 코팅한 후에 소자의 성능에 있어서 소오스와 드레인 사이에 흐르는 전류가 PMMA 코팅 후에 낮아지고 이동도 또한 감소하게 된다. 이러한 성능 저하는 PMMA 용액 내에 들어 있는 톨루엔 용매 때문인 것으로 알려져 있다.
도 3b를 참조하면, 본 발명에 따라 소자를 제조하였을 때 PMMA의 코팅 이후에도 소자의 성능이 저하되지 않음을 분명하게 알 수 있으며, FEP 박막을 증착한 후의 성능은 FEP와 PMMA로 캡핑하기 이전에 비해서 전류가 약간 증가하며(그래프가 위로 이동), 또한 FEP 박막 위에 PMMA로 스핀 코팅을 하고 난 후에도 전류 곡선이 약간 오른쪽으로 이동했을 뿐 소자의 성능 저하가 전혀 나타나지 않음을 알 수 있으며, 이동도 또한 성능 저하가 전혀 없음을 알 수 있다. 그래프 상에서의 성능 저하는 이동도 곡선(왼쪽 그림)의 기울기가 낮아지거나 또는 전류 곡선(오른쪽 그림)이 아래로 이동할 경우이며, 본 실험 결과에서는 PMMA의 스핀 코팅 이후에도 성능 저하의 결과가 나타나지 않음을 분명하게 알 수 있다.
다시, 도 1d를 참조하면, 제 2 보호막(114)이 형성된 글라스 기판(102)의 표면을 평탄하게 하기 위한 평탄화 공정을 실시하는데, 이러한 평탄화 공정은 UV 경화가 가능한 PUA(poly(urethane acrylate)) 계열의 고분자를 이용한다. 예컨대, 글라스 기판(102)의 전면에 PUA를 스핀 코팅하거나 혹은 PUA 용액을 글라스 기판(102)의 전면에 떨어뜨린 후 평탄 PDMS를 이용하여 누른 상태에서 UV로 수초에서 수분간 경화시킴으로써 글라스 기판(102)의 전면에 제 1 평탄화막(116)을 형성한다.
보다 상세하게, 글라스 기판(102)의 전면에 제 1 평탄화 물질(PUA 계열의 고분자)을 도포(스핀 코팅)하고, PDMS를 이용하는 UV 경화 공정을 실시함으로써 글라스 기판(102)의 전면에 제 1 평탄화막(116)을 형성한다. 여기에서, UV 경화가 가능한 PUA 계열의 고분자로서는, 예컨대 UV 경화가 가능한 폴리우레탄아크릴레이트 물질에 소량의 첨가물이 혼합된 고분자 등이 사용될 수 있다.
다음에, 스퍼터링 또는 증착 공정 등을 실시하여 제 1 평탄화막(116) 상에 금속 물질(예컨대, Al 등)을 형성하고, 도시 생략된 식각 마스크 등을 이용하는 식각 공정을 실시하여 금속 물질의 일부를 선택적으로 제거함으로써, 일 예로서 도 1e에 도시된 바와 같이, 제 1 평탄화막(116) 상에 임의의 패턴을 갖는 간섭 차단막(118)을 형성한다. 여기에서, 간섭 차단막(118)은 상부와 하부 유기 트랜지스터 구조간에 크로스 토킹이 발생하는 것을 차단하기 위한 것이다.
다시, 도 1f를 참조하면, 간섭 차단막(118)이 형성된 글라스 기판(102)의 전면을 평탄하게 하기 위한 평탄화 공정을 실시하는데, 이러한 평탄화 공정은 제 1 평탄화막(116)을 형성하는 과정에서와 동일하게 UV 경화가 가능한 PUA 계열의 고분자를 이용한다. 즉, 간섭 차단막(118)의 전면에 PUA를 스핀 코팅하거나 혹은 PUA 용액을 간섭 차단막(118)의 전면에 떨어뜨린 후 평탄 PDMS를 이용하여 누른 상태에서 UV로 수초에서 수분간 경화시킴으로써 간섭 차단막(118)의 전면에 제 2 평탄화막(120)을 형성한다. 다시 말해, 간섭 차단막(118) 상에 제 2 평탄화 물질(PUA 계열의 고분자로서, 예컨대 첨가물이 혼합된 폴리우레탄아크릴레이트 물질 등)을 도포(스핀 코팅)하고, PDMS를 이용하는 UV 경화 공정을 실시함으로써 간섭 차단 막(118)의 전면에 제 2 평탄화막(120)을 형성한다.
이후, 이 기술분야에 널리 알려진 증착 공정, 패터닝 공정 등을 순차 실시함으로써, 일 예로서 도 1g에 도시된 바와 같이, 제 2 평탄화막(120)상에 게이트 전극(122), 유기 절연막(124), 유기물 반도체 층(126) 및 소오스/드레인 전극(128)으로 된 제 2 유기 트랜지스터 구조(130)를 형성한다. 이때, 게이트 전극(122)으로는 Al 등을, 유기 절연막(124)으로는 PMMA 등을, 유기물 반도체 층(126)으로는 펜타센(pentacene) 등을, 소오스/드레인 전극(128)으로는 Au 등을 사용할 수 있다.
따라서, 본 발명에 따르면, 상술한 바와 같은 일련의 공정을 통해 수직 형태의 적층 구조를 갖는 유기 트랜지스터를 완성할 수 있다.
본 발명의 발명자들은 본 발명에 따라 글라스 기판 상에 수직 적층 구조를 갖는 두 개의 유기 트랜지스터 구조(두 개의 소자)를 형성한 후 소자간의 성능 비교하는 실험을 실시하였으며, 그 실험 결과는 도 4에 도시된 바와 같다.
도 4a는 본 발명에 따라 두 소자를 수직 적층 구조로 하여 제조한 유기 트랜지스터에서 두 소자간의 전류 특성을 측정한 실험 결과 그래프로서, 아래에 위치한 소자의 성능이 더 높음을 알 수 있는데, 이것은 PUA를 경화하는 도중에 UV에 펜타센 박막이 노출되기 때문이다. 즉, 위에 위치한 소자보다 아래에 위치한 소자의 전류(오른쪽)가 더 높으며(더 위쪽에 그래프가 위치), 또한 이동도 곡선(왼쪽)의 기울기도 약간 더 높은 결과를 보임을 알 수 있다.
도 4b 및 4c는 본 발명에 따라 두 소자를 수직 적층 구조로 하여 제조한 유기 트랜지스터에 있어서 게이트 전압에서 소오스-드레인 전압을 변화시켰을 때의 실험 결과 그래프로서, 마찬가지로 같은 게이트 전압에서 아래에 있는 소자가 더 높은 전류 값을 가짐을 알 수 있다.
따라서, 본 발명의 발명자들은 위의 실험 결과로서 본 발명에 따라 유기물 트랜지스터를 수직 구조로 적층하더라도 결코 소자의 성능 저하가 없음을 분명하게 알 수 있었다.
한편, 본 발명의 바람직한 실시 예에서는 하부 트랜지스터 구조와 상부 트랜지스터 구조 사이에 제 1 평탄화, 간섭 차단막 및 제 2 평탄화막으로 된 다층 막 구조를 적용하는 것으로 하여 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 수십 미크론 정도의 두께(하부 트랜지스터 구조와 상부 트랜지스터 구조간의 크로스 토킹을 차단할 수 있는 정도의 두께)를 갖는 단일 층의 평탄화막을 적용하여 수직 적층 구조의 유기 트랜지스터를 실현할 수 있음은 물론이다.
다른 한편, 본 발명의 바람직한 실시 예에서는 순차적인 적층 공정을 통해 글라스 기판 상에 막을 한 층씩 적층하는 방식으로 수직 형태의 적층 구조를 갖는 유기 트랜지스터를 제조하는 것으로 하여 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 유기 트랜지스터 구조를 하나씩 완성한 후 이들을 서로 접착시키는 방식으로 수직 적층 구조의 유기 트랜지스터를 제조할 수 있음은 물론이다.
즉, 도 5는 본 발명의 다른 실시 예에 따라 몰드를 이용하여 접착 방식으로 수직 적층 구조의 유기 트랜지스터를 제조하는 과정을 설명하기 위한 개념 단면도이다.
도 5를 참조하면, 본 발명의 바람직한 실시 예에서와 동일 내지 유사한 공정 을 실시하여 글라스 기판 상에 하부의 유기 트랜지스터 구조와 제 1 평탄화막 및 간섭 차단막을 형성함으로써, 도면의 아래에 도시된 바와 같이, 하부의 유기 트랜지스터 구조물(502)을 완성한다.
그리고, 순차적인 증착 및 식각 공정 등을 실시하여 몰드(504) 상에 도 1 g에 도시된 상부 유기 트랜지스터 구조의 역상 구조를 갖는 유기 트랜지스터 구조와 평탄화막을 형성함으로써, 도면의 위에 도시된 바와 같이, 상부의 유기 트랜지스터 구조물(506)을 완성한다.
여기에서, 하부의 유기 트랜지스터 구조물(502)과 상부의 유기 트랜지스터 구조물(506)을 제조하는 공정 및 재질 등은 실질적으로 전술한 실시 예에서 하부 및 상부 유기 트랜지스터 구조을 제조하는 공정 및 재질과 거의 동일 내지 유사하므로, 명세서의 간결화를 위한 불필요한 중복 기재를 피하기 위하여 여기에서의 상세한 설명은 생략한다.
다음에, 하부의 유기 트랜지스터 구조물(502)의 전면에 몰드(504) 상에 형성된 상부의 유기 트랜지스터 구조물(506)의 대응 면을 정렬시킨 후 저온 저압(예컨대, 10 내지 120℃의 온도와 1 내지 100bar의 압력)의 공정 조건에서 가압 접촉시키고, 이후 몰드(504)를 탈거함으로써 하부 유기 트랜지스터 구조물(502)과 상부 유기 트랜지스터 구조물(506)로 된 수직 적층 구조의 유기 트랜지스터를 완성한다.
즉, 본 실시 예에 따른 제조 방법은 기판 상에 게이트 전극, 유기물 반도체 층 및 소오스/드레인 전극을 포함하는 제 1 유기 트랜지스터 구조를 형성하고, 유기물 반도체 층의 노출 부위와 소오스/드레인 전극의 상부 일부에 제 1 보호막을 형성하며, 제 1 유기 트랜지스터 구조의 전면에 제 2 보호막을 형성하고, 제 2 보호막 상에 제 1 평탄화막과 간섭 차단막을 형성함으로써 하부의 유기 트랜지스터 구조물(502)을 완성한다.
이어서, 몰드(504) 상에 제 1 유기 트랜지스터 구조의 역상 구조를 갖는 제 2 유기 트랜지스터 구조를 형성하고, 제 2 트랜지스터 구조 전면에 제 2 평탄화막을 형성함으로써 상부의 유기 트랜지스터 구조물(506)을 완성하며, 이후 하부의 유기 트랜지스터 구조물(502)의 전면에 몰드(504) 상에 형성된 상부의 유기 트랜지스터 구조물(506)의 대응 면을 정렬시켜 가압한 후 몰드를 탈거함으로써, 수직 적층 구조의 유기 트랜지스터를 완성한다.
이때, 본 실시 예에서는 하부의 유기 트랜지스터 구조상에 간섭 차단막을 형성하는 것으로 하여 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 전술한 바람직한 실시 예에서와 마찬가지로, 간섭 차단막을 형성함이 없이 후막의 평탄화막만을 적용하여 실현할 수 있음은 물론이다.
더욱이, 본 발명의 바람직한 실시 예 및 다른 실시 예에서는 글라스 기판 상에 두 개의 소자(유기 트랜지스터 구조)를 수직 구조로 적층하는 것으로 하여 설명하였으나, 이것은 단지 예시적인 제시일 뿐 본 발명이 반드시 이에 한정되는 것은 아니며, 동일 내지 유사한 공정을 반복적으로 수행함으로써, 글라스 기판 상에 2개 이상(n개)의 소자를 적층할 수 있음은 물론이다. 예컨대, LCD 픽셀 하나가 2-7개의 트랜지스터를 필요로 하는데, 이러한 2-7개의 유기 트랜지스터를 수직 구조의 다층 형태로 적층하여 제조함으로써, 상대적으로 높은 개구율을 실현할 수 있을 것이다.
또한, 본 발명의 바람직한 실시 예 및 다른 실시 예에서는 수직의 적층 구조를 유기 트랜지스터에 적용하는 것으로 하여 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 고분자 및/또는 저분자를 이용한 유기 발광 소자 등의 구조 및 제조 방법에도 동일하게 적용할 수 있음은 물론이다.
이상의 설명에서는 본 발명의 바람직한 실시 예들을 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에 따르면, 게이트 전극, 유기물 반도체 층 및 소오스/드레인 전극을 포함하는 하층의 유기 트랜지스터 구조에 유기물 반도체 층의 노출 부위와 소오스/드레인 전극의 상부 일부에 테프론 계열의 고분자를 형성함으로써 유기물 반도체 층이 액상 물질에 의해 손상되는 것을 방지할 수 있고, 수직 구조로 형성되는 하층과 상층의 유기 트랜지스터 구조 사이에 형성된 평탄화막 영역에 금속막을 형성함으로써 하층 및 상층 유기 트랜지스터 구조간에 발생 가능한 크로스 토킹을 차단할 수 있으며, 또한 다층 구조의 보호막 형성을 통해 유기물 반도체가 공기나 수분 등에 노출되는 것을 효과적으로 차단할 수 있어 소자의 수명 연장은 물론 신뢰도를 대폭 개선할 수 있다.

Claims (29)

  1. 유기물 반도체 층을 갖는 유기 트랜지스터로서,
    게이트 전극, 유기물 반도체 층 및 소오스/드레인 전극을 포함하여 기판 상에 형성되는 제 1 유기 트랜지스터 구조와,
    상기 유기물 반도체 층의 노출 부위와 상기 소오스/드레인 전극의 상부 일부에 형성되는 고분자의 제 1 보호막과,
    상기 제 1 유기 트랜지스터 구조와 제 1 보호막 상의 전면에 형성되는 제 2 보호막과,
    상기 제 2 보호막 상에 형성되는 평탄화막과,
    게이트 전극, 유기물 반도체 층 및 소오스/드레인 전극을 포함하여 상기 평탄화막 상에 형성되는 제 2 유기 트랜지스터 구조
    를 포함하는 유기 트랜지스터.
  2. 제 1 항에 있어서,
    상기 제 1 보호막은, 테프론 계열의 고분자인 것을 특징으로 하는 유기 트랜지스터.
  3. 제 1 항에 있어서,
    상기 제 2 보호막은, PMMA인 것을 특징으로 하는 유기 트랜지스터.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 평탄화막은,
    상기 제 2 보호막 상에 형성되는 제 1 평탄화막과,
    상기 제 1 평탄화막 상에 형성되는 간섭 차단막과,
    상기 간섭 차단막 상에 형성되는 제 2 평탄화막
    을 포함하는 것을 특징으로 하는 유기 트랜지스터.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 2 평탄화막은, UV 경화가 가능한 PUA계열의 고분자인 것을 특징으로 하는 유기 트랜지스터.
  6. 제 5 항에 있어서,
    상기 PUA 계열의 고분자는, 첨가물이 혼합된 폴리우레탄아크릴레이트 물질인 것을 특징으로 하는 유기 트랜지스터.
  7. 제 4 항에 있어서,
    상기 간섭 차단막은, 상기 제 1 및 제 2 유기 트랜지스터 구조간의 크로스 토킹을 차단하는 금속막인 것을 특징으로 하는 유기 트랜지스터.
  8. 유기물 반도체 층을 갖는 유기 트랜지스터를 제조하는 방법으로서,
    기판 상에 게이트 전극, 유기물 반도체 층 및 소오스/드레인 전극을 포함하는 제 1 유기 트랜지스터 구조를 형성하는 과정과,
    상기 유기물 반도체 층의 노출 부위와 상기 소오스/드레인 전극의 상부 일부에 제 1 보호막을 형성하는 과정과,
    상기 제 1 보호막이 형성된 상기 제 1 유기 트랜지스터 구조의 전면에 제 2 보호막을 형성하는 과정과,
    상기 제 2 보호막 상에 평탄화막을 형성하는 과정과,
    상기 평탄화막 상에 게이트 전극, 유기물 반도체 층 및 소오스/드레인 전극을 포함하는 제 2 유기 트랜지스터 구조를 형성하는 과정
    을 포함하는 유기 트랜지스터 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 1 보호막은, 테프론 계열의 고분자인 것을 특징으로 하는 유기 트랜지스터 제조 방법.
  10. 제 9 항에 있어서,
    상기 테프론은, FEP인 것을 특징으로 하는 유기 트랜지스터 제조 방법.
  11. 제 9 항에 있어서,
    상기 테프론은, 증착 공정을 통해 형성되는 것을 특징으로 하는 유기 트랜지스터 제조 방법.
  12. 제 8 항에 있어서,
    상기 제 2 보호막은, PMMA인 것을 특징으로 하는 유기 트랜지스터 제조 방법.
  13. 제 12 항에 있어서,
    상기 PMMA는, 스핀 코팅 방법을 통해 형성되는 것을 특징으로 하는 유기 트랜지스터 제조 방법.
  14. 제 8 항에 있어서,
    상기 평탄화막은,
    상기 제 2 보호막 상에 형성되는 제 1 평탄화막과,
    상기 제 1 평탄화막 상에 형성되는 간섭 차단막과,
    상기 간섭 차단막 상에 형성되는 제 2 평탄화막
    을 포함하는 것을 특징으로 하는 유기 트랜지스터 제조 방법.
  15. 제 14 항에 있어서,
    상기 제조 방법은,
    상기 제 2 보호막 상에 제 1 평탄화 물질을 도포하는 과정과,
    제 1 평탄화 공정을 실시하여 상기 제 1 평탄화 물질의 상부를 평탄화 시킴으로써 상기 제 1 평탄화막을 형성하는 과정과,
    상기 제 1 평탄화막 상에 상기 간섭 차단막을 형성하는 과정과,
    상기 간섭 차단막 상에 제 2 평탄화 물질을 도포하는 과정과,
    제 2 평탄화 공정을 실시하여 상기 제 2 평탄화 물질의 상부를 평탄화 시킴으로써 상기 제 2 평탄화막을 형성하는 과정
    을 포함하는 것을 특징으로 하는 유기 트랜지스터 제조 방법.
  16. 제 15 항에 있어서,
    상기 제조 방법은, 상기 제 1 평탄화 물질과 제 2 평탄화 물질을 평탄화하기 전에 가열 공정을 각각 실시하여 용매를 제거하는 과정
    을 더 포함하는 것을 특징으로 하는 유기 트랜지스터 제조 방법.
  17. 제 15 항에 있어서,
    상기 제 1 및 제 2 평탄화 공정은, 평탄 PDMS를 이용하는 UV 경화 공정을 통해 수행되는 것을 특징으로 하는 유기 트랜지스터 제조 방법.
  18. 제 15 항에 있어서,
    상기 제 1 및 제 2 평탄화 물질은, UV 경화가 가능한 PUA 계열의 고분자인 것을 특징으로 하는 유기 트랜지스터 제조 방법.
  19. 제 18 항에 있어서,
    상기 PUA 계열의 고분자는, 첨가물이 혼합된 폴리우레탄아크릴레이트 물질인 것을 특징으로 하는 유기 트랜지스터 제조 방법.
  20. 제 19 항에 있어서,
    상기 제 1 및 제 2 평탄화 물질은, 스핀 코팅 방법으로 형성되는 것을 특징으로 하는 유기 트랜지스터 제조 방법.
  21. 제 15 항에 있어서,
    상기 간섭 차단막은, 상기 제 1 및 제 2 유기 트랜지스터 구조간의 크로스 토킹을 차단하는 금속막인 것을 특징으로 하는 유기 트랜지스터 제조 방법.
  22. 유기물 반도체 층을 갖는 유기 트랜지스터를 제조하는 방법으로서,
    기판 상에 게이트 전극, 유기물 반도체 층 및 소오스/드레인 전극을 포함하는 제 1 유기 트랜지스터 구조를 형성하는 과정과,
    상기 유기물 반도체 층의 노출 부위와 상기 소오스/드레인 전극의 상부 일부에 제 1 보호막을 형성하는 과정과,
    상기 제 1 보호막이 형성된 상기 제 1 유기 트랜지스터 구조의 전면에 제 2 보호막을 형성하는 과정과,
    상기 제 2 보호막 상에 제 1 평탄화막을 형성함으로써 하부의 유기 트랜지스터 구조물을 완성하는 과정과,
    몰드 상에 상기 제 1 유기 트랜지스터 구조의 역상 구조를 갖는 제 2 유기 트랜지스터 구조를 형성하는 과정과,
    상기 제 2 트랜지스터 구조 전면에 제 2 평탄화막을 형성함으로써 상부의 유기 트랜지스터 구조물을 완성하는 과정과,
    상기 하부의 유기 트랜지스터 구조물의 전면에 상기 몰드 상에 형성된 상기 상부의 유기 트랜지스터 구조물의 대응 면을 정렬시킨 후 가압하는 과정과,
    상기 몰드를 탈거하는 과정
    을 포함하는 유기 트랜지스터 제조 방법.
  23. 제 22 항에 있어서,
    상기 제조 방법은,
    상기 제 1 평탄화막을 형성한 후 그 위에 간섭 차단막을 형성하는 과정
    을 더 포함하는 것을 특징으로 하는 유기 트랜지스터 제조 방법.
  24. 제 23 항에 있어서,
    상기 간섭 차단막은, 상기 제 1 및 제 2 유기 트랜지스터 구조간의 크로스 토킹을 차단하는 금속막인 것을 특징으로 하는 유기 트랜지스터 제조 방법.
  25. 제 22 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 제 1 보호막은, 테프론 계열의 고분자인 것을 특징으로 하는 유기 트랜지스터 제조 방법.
  26. 제 25 항에 있어서,
    상기 테프론은, FEP인 것을 특징으로 하는 유기 트랜지스터 제조 방법.
  27. 제 22 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 제 2 보호막은, PMMA인 것을 특징으로 하는 유기 트랜지스터 제조 방법.
  28. 제 22 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 평탄화막은, UV 경화가 가능한 PUA 계열의 고분자인 것을 특징으로 하는 유기 트랜지스터 제조 방법.
  29. 제 28 항에 있어서,
    상기 PUA 계열의 고분자는, 첨가물이 혼합된 폴리우레탄아크릴레이트 물질인 것을 특징으로 하는 유기 트랜지스터 제조 방법.
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