JPH05335415A - 半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】半導体集積回路の製造方法に関し、ネット記述
から見易い論理回路図面を作成できることを目的とす
る。 【構成】ネット記述入力部５は論理素子間の接続状態を
示すネット記述を入力し、非重要ネット入力部６は重要
でない非重要ネットデータを入力する。素子位置決定部
９はネット記述と非重要ネットとに基づき、ネット記述
のうち非重要ネット以外のネットの論理素子同士を優先
的に近接した位置に決定することにより全ネットの論理
素子の位置を決定する。端子間接続部１０は素子位置決
定部９により位置が決定された各論理素子の端子間を配
線で接続する。出力部１１は論理素子の配置結果と各論
理素子の接続結果とに基づいて論理回路図面を出力す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路の製造方
法に関する。近年、システムの規模増大により、回路の
自動合成等の利用が増えている。しかし、障害調査など
には回路図が必須であり、回路図面作成装置が開発され
てきたが、分かり易い図面を作成できることが望まれて
いる。

【０００２】

【従来の技術】従来の回路図面作成装置における論理回
路図面の作成処理を図６に示す。まず、ステップ３１で
ネット記述ファイル２から論理素子間の接続関係を示す
ネット記述を入力し、ステップ３２で各論理素子を所定
のページに割付ける。ステップ３３でそのページ内にお
いてそのページに表示される各論理素子の位置決定を素
子間の接続関係に基づいて行い、ステップ３４でネット
記述に基づいて配置した論理素子の端子間配線を行うこ
とにより、回路図面３５を作成する。

【０００３】従って、例えば図７に示すように、論理素
子Ｃ１〜Ｃ９で構成される論理回路において、論理素子
Ｃ６と論理素子Ｃ７との間にネットＮ１が存在し、論理
素子Ｃ４と論理素子Ｃ７との間にネットＮ２が存在して
いると、論理素子Ｃ７は両論理素子Ｃ３，Ｃ４にそれぞ
れ近接するように配置される。このため、論理素子Ｃ１
〜Ｃ４及び論理素子Ｃ７〜Ｃ９を近接して配置した論理
回路図面が必要であっても、近くに配置して欲しい論理
素子Ｃ４及びＣ７が離れてしまうという問題がある。

【０００４】又、図８に示すように、論理素子Ｃ１０〜
Ｃ３２で構成される論理回路では、各論理素子Ｃ１０〜
Ｃ３２は素子間の接続関係に基づいて順次配置される。
このため、論理素子Ｃ１７の入力端子Ｔ１と論理素子３
２の出力端子Ｔ２との間の信号パスが容易に分かる論理
回路図面が必要であっても、信号パスが分かりにくい論
理回路図面となってしまうという問題がある。

【０００５】

【発明が解決しようとする課題】本発明は上記問題点を
解決するためになされたものであって、図面作成の障害
となる非重要ネットを指示することにより、近接配置し
たい論理素子同士を近接して配置した見易い論理回路図
面を作成できることを目的とする。

【０００６】又、本発明は回路図面を必要とする者が最
も図面化したい信号パスの入力端子及び出力端子を指示
することにより、信号パスが容易に分かる見易い論理回
路図面を作成できることを目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、第１発明は、集積回路を構成する各論理素子間の接
続状態を示すネット記述を入力するネット記述入力工程
と、論理回路図面を作成する上で重要でない非重要ネッ
トデータを入力する非重要ネット入力工程と、ネット記
述入力工程により入力されたネット記述と、非重要ネッ
ト入力工程により入力された非重要ネットとに基づき、
ネット記述のうち非重要ネット以外のネットの論理素子
同士を優先的に近接した位置に決定することにより全ネ
ットの論理素子の位置を決定する素子位置決定工程と、
素子位置決定工程により位置が決定された各論理素子の
端子間を配線で接続する端子間接続工程と、前記素子位
置決定工程による論理素子の配置結果と前記端子間接続
工程による接続結果とに基づいて論理回路図面を出力す
る工程とを備えて構成した。

【０００８】又、第２発明は、集積回路を構成する各論
理素子間の接続状態を示すネット記述を入力するネット
記述入力工程と、論理回路図面を作成する上で注目すべ
き入力端子データ及び出力端子データを入力する注目端
子入力工程と、ネット記述入力工程により入力されたネ
ット記述を入力するとともに、注目端子入力工程により
入力された入力端子データ及び出力端子データを入力
し、ネット記述においてこれらの入力端子と出力端子と
の間の信号パスを構成する各論理素子を検索する端子間
パス検索工程と、ネット記述入力工程により入力された
ネット記述と、端子間パス検索工程により検索された論
理素子とに基づき、ネット記述のうち信号パスを構成す
る各論理素子を優先的に整列するように近接した位置に
決定することにより全ネットの論理素子の位置を決定す
る素子位置決定工程と、素子位置決定工程により位置が
決定された各論理素子の端子間を配線で接続する端子間
接続工程と、前記素子位置決定工程による論理素子の配
置結果と前記端子間接続工程による接続結果とに基づい
て論理回路図面を出力する工程とを備えて構成した。

【０００９】又、第３発明は、第１発明の構成に加え、
論理回路図面を作成する上で注目すべき入力端子データ
及び出力端子データを入力する注目端子入力工程と、ネ
ット記述入力工程により入力されたネット記述を入力す
るとともに、注目端子入力工程により入力された入力端
子データ及び出力端子データを入力し、ネット記述にお
いてこれらの入力端子と出力端子との間の信号パスを構
成する各論理素子を検索する端子間パス検索工程とを設
け、素子位置決定工程はネット記述入力工程により入力
されたネット記述と、非重要ネット入力工程により入力
された非重要ネットと、端子間パス検索工程により検索
された論理素子とに基づき、ネット記述のうち信号パス
を構成する各論理素子を最優先して整列するように近接
した位置に決定するとともに、非重要ネット以外のネッ
トの論理素子同士を優先的に近接した位置に決定するこ
とにより全ネットの論理素子の位置を決定するものとし
た。

【００１０】

【作用】第１発明では、集積回路を構成する各論理素子
間の接続状態を示すネット記述のうち、非重要ネット以
外のネットの論理素子同士を優先的に近接した位置に決
定することにより全ネットの論理素子の位置が決定され
るので、近接配置したい論理素子同士を近接して配置し
た見易い論理回路図面が作成される。

【００１１】又、第２発明では、集積回路を構成する各
論理素子間の接続状態を示すネット記述のうち、信号パ
スを構成する各論理素子を優先的に整列するように近接
した位置に決定することにより全ネットの論理素子の位
置が決定されるので、信号パスが容易に分かる見易い論
理回路図面が作成される。

【００１２】又、第３発明では、集積回路を構成する各
論理素子間の接続状態を示すネット記述のうち、信号パ
スを構成する各論理素子を優先的に整列するように近接
した位置に決定することにより全ネットの論理素子の位
置が決定されるとともに、非重要ネット以外のネットの
論理素子同士を優先的に近接した位置に決定することに
より全ネットの論理素子の位置が決定されるので、信号
パスが容易に分かるとともに、近接配置したい論理素子
同士を近接して配置した見易い論理回路図面が作成され
る。

【００１３】

【実施例】以下、本発明を具体化した一実施例を図１〜
図５に従って説明する。尚、説明の便宜上、図６〜図８
と同様の構成については同一の符号を付してその説明を
一部省略する。

【００１４】図１は本発明を実施するための回路図面作
成装置の一例を示している。この回路図面作成装置１は
ネット記述入力部５、非重要ネット入力部６、注目端子
入力部７、端子間パス検索部８、素子位置決定部９、端
子間接続部１０及び出力部１１等を備えて構成されてい
る。

【００１５】ネット記述ファイル２には集積回路を構成
する各論理素子間の接続状態を示すネット記述、即ち、
論理回路全体における入出力端子名、論理素子名、論理
素子間を接続するネット名等よりなるネットリストが格
納されている。非重要ネットファイル３にはネット記述
ファイル２のネットリストにおいて論理回路図面を作成
する上で重要でない非重要ネットデータが格納されてい
る。注目端子データファイル４にはネット記述ファイル
２のネットリストにおいて論理回路図面を作成する上で
注目すべき入力端子データ及び出力端子データが格納さ
れている。

【００１６】ネット記述入力部５はネット記述ファイル
２からネット記述を入力し、端子間パス検索部８及び素
子位置決定部９に出力する。非重要ネット入力部６は非
重要ネットファイル３から非重要ネットデータを入力
し、素子位置決定部９に出力する。注目端子入力部７は
注目端子データファイル４から入力端子データ及び出力
端子データを入力し、端子間パス検索部８に出力する。

【００１７】端子間パス検索部８はネット記述入力部５
からのネット記述と、注目端子入力部７からの入力端子
データ及び出力端子データとを入力する。そして、端子
間パス検索部８はネット記述においてこれらの入力端子
と出力端子との間の信号パスを構成する各論理素子を検
索し、その検索結果を素子位置決定部９に出力する。

【００１８】素子位置決定部９はネット記述入力部５か
らのネット記述と、非重要ネット入力部６からの非重要
ネットデータと、端子間パス検索部８により検索された
論理素子とを入力する。そして、素子位置決定部９は入
力したネット記述における各論理素子を所定のページに
割付けるとともに、入力したネット記述のうち非重要ネ
ットの接続を弱める。この後、素子位置決定部９は信号
パスを構成する各論理素子を最優先して整列するように
近接した位置に決定するとともに、非重要ネット以外の
ネットの論理素子同士を優先的に近接した位置に決定す
ることにより、全ネットの論理素子の位置を決定する。

【００１９】端子間接続部１０は素子位置決定部９によ
り位置が決定された各論理素子の端子間を配線で接続す
る。そして、出力部１１は素子位置決定部９による論理
素子の配置結果と、端子間接続部１０による各論理素子
の接続結果とに基づいて論理回路図面１２を出力する。

【００２０】次に上記のように構成された回路図面作成
装置１の作用を説明する。図２はネット記述ファイル２
のネット記述及び非重要ネットファイル３の非重要ネッ
トデータのみに基づいた図面作成処理を示す。

【００２１】まず、ステップ３１でネット記述ファイル
２から論理素子間の接続関係を示すネット記述を入力し
た後、ステップ２０で非重要ネットファイル３から非重
要ネットを入力する。

【００２２】次に、ステップ３２で入力したネット記述
における各論理素子を所定のページに割付ける。ステッ
プ２１では入力したネット記述のうち非重要ネットの接
続を弱めるとともに、そのページ内においてそのページ
に表示される非重要ネット以外のネットの論理素子同士
を優先的に近接した位置に決定することにより、全ネッ
トの論理素子の位置を決定する。

【００２３】そして、ステップ３４でネット記述に基づ
いて配置した論理素子の端子間配線を行うことにより、
回路図面１２を作成する。従って、図４に示すように、
例えばネット記述入力部５を介してネット記述ファイル
２から入力されたネット記述が論理素子Ｃ１〜Ｃ９で構
成され、論理素子Ｃ６と論理素子Ｃ７との間にネットＮ
１が存在し、論理素子Ｃ４と論理素子Ｃ７との間にネッ
トＮ２が存在している論理回路であるとする。又、非重
要ネットファイル３の非重要ネットデータがネットＮ１
であるとする。

【００２４】この場合には、論理素子Ｃ１には論理素子
Ｃ２が近接して配置され、論理素子Ｃ２には論理素子Ｃ
３が近接して配置され、論理素子Ｃ３の出力側には論理
素子Ｃ４が近接して配置される。又、論理素子Ｃ５には
論理素子Ｃ６が近接して配置される。論理素子Ｃ７の入
力側の２つのネットＮ１，Ｎ２のうち、ネットＮ１の接
続が弱められるため、論理素子Ｃ７は論理素子Ｃ４にの
み近接して位置が決定される。そして、論理素子Ｃ７の
出力側には論理素子Ｃ８が近接して配置され、論理素子
Ｃ８には論理素子Ｃ９が近接して配置される。

【００２５】即ち、論理素子Ｃ１〜Ｃ４及び論理素子Ｃ
７〜Ｃ９を近接して配置した論理回路図面が必要な場合
に、非重要ネットＮ１を指示することによって、近接配
置したい論理素子Ｃ４，Ｃ７同士が近接して配置された
見易い論理回路図面を作成することができる。

【００２６】又、図３はネット記述ファイル２のネット
記述及び注目端子データファイル４の入出力端子データ
のみに基づいた図面作成処理を示している。ステップ３
１でネット記述ファイル２から論理素子間の接続関係を
示すネット記述を入力した後、ステップ２２で注目端子
データファイル４から入力端子及び出力端子データを入
力する。

【００２７】次のステップ２３では入力したネット記述
において入力端子と出力端子との間の信号パスを構成す
る各論理素子を検索し、ステップ３２で入力したネット
記述における各論理素子を所定のページに割付ける。ス
テップ２４では前記ステップ２３で検索されかつそのペ
ージに表示される各論理素子を最優先して整列するよう
に近接した位置に決定するとともに、各ネットの論理素
子同士を近接した位置に決定することにより、全ネット
の論理素子の位置を決定する。

【００２８】そして、ステップ３４でネット記述に基づ
いて配置した論理素子の端子間配線を行うことにより、
回路図面１２を作成する。従って、図５に示すように、
例えばネット記述入力部５を介してネット記述ファイル
２から入力されたネット記述が論理素子Ｃ１０〜Ｃ３２
で構成され、注目端子入力部７を介して注目端子データ
ファイル４から入力された入力端子及び出力端子が論理
素子Ｃ１７の入力端子Ｔ１と論理素子Ｃ３２の出力端子
Ｔ２であるとする。

【００２９】この場合には、入力端子Ｔ１と出力端子Ｔ
２との間の信号パスとして論理素子Ｃ１７，Ｃ１８，Ｃ
１２，Ｃ２７，Ｃ２８，Ｃ３１，Ｃ３２がこの順序で検
索される。そして、入力端子Ｔ１と出力端子Ｔ２との間
に論理素子Ｃ１７，Ｃ１８，Ｃ１２，Ｃ２７，Ｃ２８，
Ｃ３１，Ｃ３２が整列するように優先的に近接した位置
に配置される。これらの論理素子Ｃ１７，Ｃ１８，Ｃ１
２，Ｃ２７，Ｃ２８，Ｃ３１，Ｃ３２以外の各論理素子
はそのネット情報に基づいて近接した位置に順次配置さ
れる。

【００３０】即ち、回路図面を必要とする者が最も図面
化したい信号パスの入力端子Ｔ１及び出力端子Ｔ２を指
示することにより、信号パスを構成する論理素子Ｃ１
７，Ｃ１８，Ｃ１２，Ｃ２７，Ｃ２８，Ｃ３１，Ｃ３２
が入力端子Ｔ１及び出力端子Ｔ２間に整列されるので、
信号パスが容易に分かる見易い論理回路図面を作成する
ことができる。

【００３１】尚、本実施例ではネット記述及び非重要ネ
ットデータのみに基づいた図面作成処理と、ネット記述
及び入出力端子データのみに基づいた図面作成処理につ
いて述べたが、ネット記述及び非重要ネットデータ並び
に入出力端子データに基づいた図面作成処理を行うよう
にしてもよい。この場合には、入出力端子の信号パスを
構成する各論理素子が最優先して入出力端子間に整列さ
れるとともに、非重要ネット以外のネットの近接配置し
たい論理素子同士が近接して配置されたより見易い論理
回路図面を作成することができる。

【００３２】又、本実施例では非重要ネットデータを１
つとした場合について述べたが、非重要ネットデータを
複数設定して実施することもできる。又、本実施例では
入力端子及び出力端子を一対とした場合について述べた
が、入力端子及び出力端子の対を複数対設定して実施す
ることもできる。

【００３３】

【発明の効果】以上詳述したように、第１発明によれ
ば、図面作成の障害となる非重要ネットを指示すること
により、近接配置したい論理素子同士を近接して配置し
た見易い論理回路図面を作成することができる。

【００３４】又、第２発明によれば、回路図面を必要と
する者が最も図面化したい信号パスの入力端子及び出力
端子を指示することにより、信号パスが容易に分かる見
易い論理回路図面を作成することができる。

【００３５】更に、第３発明によれば、信号パスが容易
に分かるとともに、近接配置したい論理素子同士を近接
して配置した見易い論理回路図面を作成することができ
る。

【図面の簡単な説明】

【図１】一実施例の回路図面作成装置を示すブロック図
である。

【図２】一実施例の図面作成処理を示すフローチャート
である。

【図３】一実施例の図面作成処理を示すフローチャート
である。

【図４】非重要ネットを指示した場合に作成される回路
図である。

【図５】注目端子を指示した場合に作成される回路図で
ある。

【図６】従来の図面作成処理を示すフローチャートであ
る。

【図７】従来の図面作成処理で作成される回路図であ
る。

【図８】従来の図面作成処理で作成される回路図であ
る。

【符号の説明】

５ ネット記述入力部 ６ 非重要ネット入力部 ７ 注目端子入力部 ８ 端子間パス検索部 ９ 素子位置決定部 １０ 端子間接続部 １１ 出力部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 集積回路を構成する各論理素子間の接続
   状態を示すネット記述を入力するネット記述入力工程
   と、 論理回路図面を作成する上で重要でない非重要ネットデ
   ータを入力する非重要ネット入力工程と、 ネット記述入力工程により入力されたネット記述と、非
   重要ネット入力工程により入力された非重要ネットとに
   基づき、ネット記述のうち非重要ネット以外のネットの
   論理素子同士を優先的に近接した位置に決定することに
   より全ネットの論理素子の位置を決定する素子位置決定
   工程と、 素子位置決定工程により位置が決定された各論理素子の
   端子間を配線で接続する端子間接続工程と、 前記素子位置決定工程による論理素子の配置結果と前記
   端子間接続工程による接続結果とに基づいて論理回路図
   面を出力する工程とを備えることを特徴とする半導体集
   積回路の製造方法。
2. 【請求項２】 集積回路を構成する各論理素子間の接続
   状態を示すネット記述を入力するネット記述入力工程
   と、 論理回路図面を作成する上で注目すべき入力端子データ
   及び出力端子データを入力する注目端子入力工程と、 ネット記述入力工程により入力されたネット記述を入力
   するとともに、注目端子入力工程により入力された入力
   端子データ及び出力端子データを入力し、ネット記述に
   おいてこれらの入力端子と出力端子との間の信号パスを
   構成する各論理素子を検索する端子間パス検索工程と、 ネット記述入力工程により入力されたネット記述と、端
   子間パス検索工程により検索された論理素子とに基づ
   き、ネット記述のうち信号パスを構成する各論理素子を
   優先的に整列するように近接した位置に決定することに
   より全ネットの論理素子の位置を決定する素子位置決定
   工程と、 素子位置決定工程により位置が決定された各論理素子の
   端子間を配線で接続する端子間接続工程と、 前記素子位置決定工程による論理素子の配置結果と前記
   端子間接続工程による接続結果とに基づいて論理回路図
   面を出力する工程とを備えることを特徴とする半導体集
   積回路の製造方法。
3. 【請求項３】 集積回路を構成する各論理素子間の接続
   状態を示すネット記述を入力するネット記述入力工程
   と、 論理回路図面を作成する上で重要でない非重要ネットデ
   ータを入力する非重要ネット入力工程と、 論理回路図面を作成する上で注目すべき入力端子データ
   及び出力端子データを入力する注目端子入力工程と、 ネット記述入力工程により入力されたネット記述を入力
   するとともに、注目端子入力工程により入力された入力
   端子データ及び出力端子データを入力し、ネット記述に
   おいてこれらの入力端子と出力端子との間の信号パスを
   構成する各論理素子を検索する端子間パス検索工程と、 ネット記述入力工程により入力されたネット記述と、非
   重要ネット入力工程により入力された非重要ネットと、
   端子間パス検索工程により検索された論理素子とに基づ
   き、ネット記述のうち信号パスを構成する各論理素子を
   最優先して整列するように近接した位置に決定するとと
   もに、非重要ネット以外のネットの論理素子同士を優先
   的に近接した位置に決定することにより全ネットの論理
   素子の位置を決定する素子位置決定工程と、 素子位置決定工程により位置が決定された各論理素子の
   端子間を配線で接続する端子間接続工程と、 前記素子位置決定工程による論理素子の配置結果と前記
   端子間接続工程による接続結果とに基づいて論理回路図
   面を出力する工程とを備えることを特徴とする半導体集
   積回路の製造方法。