JPH05334464A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】半導体集積回路装置に関し、ＣＰＵをコアとす
るシステムをワンチップで構成する際、リセット端子を
持たない周辺回路をその動作時以外は入力状態にしてＣ
ＰＵの命令フェッチを可能にできることを目的とする。 【構成】ワンチップ上にＣＰＵ２、周辺回路３、制御回
路５等が設けられている。ＣＰＵ２は外部からのリセッ
ト信号に基づいてリセットされ、内部データバス１を介
してフェッチした命令データに基づいて動作する。周辺
回路３は内部データバス１に接続される双方向バッファ
４を内蔵し、ＣＰＵ２による初期データの設定に基づい
てその双方向バッファ４を制御する正規のデータバス制
御信号ＣＴを出力する。制御回路５はリセット信号が入
力されてから周辺回路３に初期データが設定されるまで
の間、周辺回路３の双方向バッファ４を入力状態に制御
する。又、制御回路５は周辺回路３からの正規のデータ
バス制御信号ＣＴに基づいて双方向バッファ４を入力状
態又は出力状態に制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置に係
り、詳しくはＣＰＵをコアとするワンチップ構成のシス
テムにおける周辺回路（ペリフェラルマクロ）の制御に
関する。

【０００２】近年の半導体装置の高集積化、高密度化に
伴い、ＣＰＵをコアとするシステムを構成する際、リセ
ット端子を持たない例えば割り込みコントローラ等の周
辺回路もＣＰＵと共にワンチップ上に構成されるように
なってきている。この場合、ＣＰＵ及びこれらの周辺回
路は共通の内部データバスを介してデータの入出力を行
うようになっている。このため、これらのリセット端子
を持たない周辺回路をその動作時以外は入力状態に制御
する必要がある。

【０００３】

【従来の技術】従来、ＣＰＵをコアとするシステムを構
成する際、それぞれワンチップ構成のＣＰＵ、割り込み
コントローラ等の周辺回路を基板上に搭載し、これらを
配線接続していた。

【０００４】図５は従来のワンチップ構成の割り込みコ
ントローラ（以下、ＰＩＣという）３１を示す。このＰ
ＩＣ３１は入力バッファ３２ａ及び出力バッファ３２ｂ
よりなる双方向バッファ３２、レジスタ３３等を備えて
おり、リセット端子を備えていない。そして、ＰＩＣ３
１は図示しないＣＰＵから入力バッファ３２ａを介して
レジスタ３３に初期データが設定されると、正規のデー
タバス制御信号ＣＴ０を出力するようになっている。

【０００５】出力バッファ３２ｂの制御入力端子にはこ
のＰＩＣ３１で生成されるデータバス制御信号ＣＴ０が
入力されるようになっている。そして、データバス制御
信号ＣＴ０がＨレベルのときには出力バッファ３２ｂは
非動作状態となってその出力はＨＺ（ハイインピーダン
ス）状態となり、双方向バッファ３２は入力状態とな
る。又、データバス制御信号ＣＴ０がＬレベルのときに
は出力バッファ３２ｂは動作状態となってその出力には
ＰＩＣ３１内部の状態が出力され、双方向バッファ３２
は出力状態となる。

【０００６】近年の半導体技術の高集積化、高密度化に
伴い、上記システムの小型化が要求されてきており、Ｃ
ＰＵ及びＰＩＣ等のリセット端子を備えていない周辺回
路をワンチップ上に形成してシステムを構成することが
望まれている。この際、ＣＰＵ及びＰＩＣ等の周辺回路
は共通の内部データバスに接続される。

【０００７】

【発明が解決しようとする課題】しかしながら、ＰＩＣ
等のリセット端子を備えていない周辺回路は電源が投入
されてから初期データが設定されるまでの間、出力レベ
ルが不定のデータバス制御信号をその双方向バッファに
出力する。このため、ワンチップ構成のシステムに電源
が投入されてからＰＩＣ等の周辺回路に初期データが設
定されるまでの間、周辺回路の双方向バッファが出力状
態となって内部データバスに不定状態が出力されるおそ
れがある。これにより、ＣＰＵは命令フェッチができな
くなるという問題がある。

【０００８】本発明は上記問題点を解決するためになさ
れたものであって、ＣＰＵをコアとするシステムをワン
チップで構成する際、リセット端子を持たない周辺回路
をその動作時以外は入力状態にしてＣＰＵの命令フェッ
チを可能にでき、システムを正常に動作させることがで
きることを目的とする。

【０００９】

【課題を解決するための手段】図１は本発明の原理説明
図である。ＣＰＵ２と、周辺回路３と、制御回路５とが
ワンチップ上に設けられ、ＣＰＵ２と周辺回路３とはデ
ータ転送のための内部データバス１を介して接続されて
いる。ＣＰＵ２は外部からのリセット信号に基づいてリ
セットされた後、内部データバス１を介してフェッチし
た命令データに基づいて動作する。周辺回路３は内部デ
ータバス１に接続される双方向バッファ４を内蔵し、Ｃ
ＰＵ２による初期データの設定に基づいてその双方向バ
ッファ４を制御する正規のデータバス制御信号ＣＴ０を
出力する。

【００１０】制御回路５は外部からのリセット信号が入
力されてから周辺回路３に初期データが設定されるまで
の間、周辺回路３の双方向バッファ４を入力状態に制御
する。又、制御回路５は周辺回路３への初期データの設
定による同回路３の正規のデータバス制御信号ＣＴ０に
基づいて双方向バッファ４を入力状態又は出力状態に制
御する。

【００１１】

【作用】外部からのリセット信号が入力されてからＣＰ
Ｕ２によって周辺回路３に初期データが設定されるまで
の間、制御回路５により周辺回路３の双方向バッファ４
が入力状態に制御される。従って、ＣＰＵ２は外部から
のリセット信号に基づいてリセットされた後、内部デー
タバス１を介して命令データをフェッチすることがで
き、このフェッチした命令データに基づいて動作し、内
部データバス１を介して周辺回路３に初期データを設定
できる。

【００１２】又、ＣＰＵ２による周辺回路３への初期デ
ータの設定により周辺回路３から正規のデータバス制御
信号ＣＴ０が出力され、この正規のデータバス制御信号
ＣＴ０に基づいて制御回路５により双方向バッファ４が
入力状態又は出力状態に制御される。

【００１３】

【実施例】以下、本発明を具体化した一実施例を図２〜
図４に従って説明する。図２は本実施例の半導体集積回
路装置１０を示し、半導体チップ１１上にＣＰＵ１２、
周辺回路としてのＰＩＣ１３、制御回路１４等が設けら
れている。ＣＰＵ１２及び周辺回路１３はデータ転送の
ための内部データバス１５に接続されている。

【００１４】内部データバス１５は入力バッファ１６ａ
及び出力バッファ１６ｂよりなる双方向バッファ１６を
介して外部データバス１７に接続され、外部データバス
１７には命令データ等を記憶した外部メモリ１８が接続
されている。双方向バッファ１６の出力バッファ１６ｂ
の制御入力端子にはＣＰＵ１２からのデータバス制御信
号ＣＴ１が入力されている。そして、データバス制御信
号ＣＴ１がＨレベルのときには出力バッファ１６ｂは非
動作状態となり、双方向バッファ１６は入力状態とな
る。又、データバス制御信号ＣＴ１がＬレベルのときに
は出力バッファ１６ｂは動作状態となり、双方向バッフ
ァ１６は出力状態となる。

【００１５】ＣＰＵ１２は入力バッファ１９ａ及び出力
バッファ１９ｂよりなる双方向バッファ１９を備え、こ
の双方向バッファ１９を介して前記内部データバス１５
に接続されている。双方向バッファ１９の出力バッファ
１９ｂの制御入力端子には前記データバス制御信号ＣＴ
１が入力されている。そして、データバス制御信号ＣＴ
１がＨレベルのときには出力バッファ１９ｂは非動作状
態となり、双方向バッファ１９は入力状態となる。又、
データバス制御信号ＣＴ１がＬレベルのときには出力バ
ッファ１９ｂは動作状態となり、双方向バッファ１９は
出力状態となる。

【００１６】ＣＰＵ１２は外部からＬレベルのリセット
信号バーＲＳＴが入力されるとリセットされる。この
後、ＣＰＵ１２はデータバス制御信号ＣＴ１をＨレベル
にして双方向バッファ１６，１９を入力状態にし、外部
メモリ１８から外部データバス１７及び内部データバス
１５を介して転送された命令データをフェッチする。そ
して、ＣＰＵ１２はフェッチした命令データに基づいて
ＰＩＣ１３への初期データ設定、ＰＩＣ１３からのデー
タ読み込み等の処理を実行するようになっている。

【００１７】即ち、ＣＰＵ１２はフェッチした命令デー
タに基づいてＰＩＣ１３にＬレベルのマクロ選択信号バ
ーＭＳを出力してＰＩＣ１３を選択するとともに、Ｌレ
ベルの書き込み制御信号バーＷＲを出力してＰＩＣ１３
を書き込み状態にする。この状態でＣＰＵ１２はデータ
バス制御信号ＣＴ１をＬレベルにして双方向バッファ１
６，１９を出力状態にし、内部データバス１５を介して
ＰＩＣ１３に初期データを書き込む。

【００１８】又、ＣＰＵ１２はＰＩＣ１３から割り込み
要求信号ＲＥＱが入力されると、ＰＩＣ１３にＬレベル
のマクロ選択信号バーＭＳを出力してＰＩＣ１３を選択
するとともに、Ｌレベルの読み出し制御信号バーＲＤを
出力して内部データバス１５を介してＰＩＣ１３からの
データを読み込む。

【００１９】ＰＩＣ１３は入力バッファ２０ａ及び出力
バッファ２０ｂよりなる双方向バッファ２０を備え、こ
の双方向バッファ２０を介して前記内部データバス１５
に接続されている。又、ＰＩＣ１３はレジスタ２１を備
え、同レジスタ２１には前記入力バッファ２０ａを介し
てＣＰＵ１２からの初期データが設定される。

【００２０】ＰＩＣ１３は制御回路１４に対してデータ
バス制御信号ＣＴ０を出力するとともに、図示しない周
辺装置からの割り込み要求があるとＣＰＵ１２に対して
Ｌレベルの割り込み要求信号ＲＥＱを出力する。データ
バス制御信号ＣＴ０の出力レベルは、この半導体集積回
路装置１０に対して電源が投入された時点では不定レベ
ルＥとなり、レジスタ２１に初期データが設定された後
は正規のレベルとなる。即ち、データバス制御信号ＣＴ
０の出力レベルは、ほぼＣＰＵ１２からＬレベルの読み
出し制御信号バーＲＤが入力されている期間のみＬレベ
ルとなり、それ以外はＨレベルに固定される。

【００２１】制御回路１４は外部からＬレベルのリセッ
ト信号バーＲＳＴが入力されてからＰＩＣ１３に初期デ
ータが設定されるまでの間、ＰＩＣ１３の双方向バッフ
ァ２０を入力状態に制御する。又、制御回路１４はＰＩ
Ｃ１３への初期データの設定による同ＰＩＣ１３の正規
のデータバス制御信号ＣＴ０に基づいて双方向バッファ
２０を入力状態又は出力状態に制御する。

【００２２】即ち、制御回路１４は図３に示すように、
ＮＯＲ回路２２、ＮＯＴ回路２３，２４、データフリッ
プフロップ２５（以下、フリップフロップを単にＦＦと
いう）、及びＮＡＮＤ回路２６等で構成されている。Ｎ
ＯＲ回路２２は前記マクロ選択信号バーＭＳ及び書き込
み制御信号バーＷＲを入力し、その否定論理和信号をＮ
ＯＴ回路２３を介してデータＦＦ２５のクロック端子Ｃ
Ｋに出力する。

【００２３】データＦＦ２５のデータ端子Ｄには電源Ｖ
CC（Ｈレベル）が印加され、クリア端子ＣＬには前記リ
セット信号バーＲＳＴが入力されている。従って、デー
タＦＦ２５はリセット信号バーＲＳＴがＬレベルになる
とクリアされ、出力端子ＱからＬレベルの出力信号を出
力する。又、データＦＦ２５はマクロ選択信号バーＭＳ
及び書き込み制御信号バーＷＲが共にＬレベルに変化し
た後、いずれか一方がＨレベルに変化すると、データ端
子ＤのＨレベルをラッチして出力端子ＱからＨレベルの
出力信号を出力する。

【００２４】ＮＡＮＤ回路２６は前記データＦＦ２５の
出力端子Ｑの出力信号を入力するとともに、ＮＯＴ回路
２４を介して前記ＰＩＣ１３のデータバス制御信号ＣＴ
０を入力し、両信号に基づく否定論理積信号をデータバ
ス制御信号ＤＢＣＴとして出力する。従って、データバ
ス制御信号ＤＢＣＴは出力端子Ｑの出力信号がＬレベル
である期間、即ち、ＰＩＣ１３のレジスタ２１にＣＰＵ
１２により初期データが設定されるまでの期間はデータ
バス制御信号ＣＴ０のレベルに関わらず、Ｈレベルとな
る。又、データバス制御信号ＤＢＣＴは出力端子Ｑの出
力信号がＨレベル、即ち、ＰＩＣ１３のレジスタ２１に
ＣＰＵ１２により初期データが設定された後はデータバ
ス制御信号ＣＴ０のレベルと同レベルとなる。

【００２５】次に上記のように構成された半導体集積回
路装置１０の作用を図４に従って説明する。半導体集積
回路装置１０に電源が投入された後、レジスタ２１に初
期データが設定されるまでの期間、ＰＩＣ１３のデータ
バス制御信号ＣＴ０の出力レベルは不定レベルＥとな
る。データバス制御信号ＤＢＣＴの出力レベルも電源投
入直後には不定レベルＥとなっている。

【００２６】電源投入後リセット信号バーＲＳＴがＨレ
ベルからＬレベルにされると、データＦＦ２５がリセッ
トされるため、出力端子Ｑの出力信号はＬレベルとな
る。このため、制御回路２４のデータバス制御信号ＤＢ
ＣＴの出力レベルはＨレベルとなり、出力バッファ２０
ｂはハイインピーダンス（遮断）状態となって双方向バ
ッファ２０は入力状態となり、ＰＩＣ１３から見た内部
データバス１５の状態は入力状態となる。

【００２７】このとき、ＰＩＣ１３のレジスタ２１には
未だ初期データが設定されていないので、データバス制
御信号ＣＴ０のレベルは不定レベルＥとなっている。
又、リセット信号バーＲＳＴに基づいてＣＰＵ１２がリ
セットされると、双方向バッファ１６，１９が入力状態
にされ、外部メモリ１８から外部データバス１７及び内
部データバス１５を介して転送された命令データがＣＰ
Ｕ１２にフェッチされる。このフェッチした命令データ
に基づいてＣＰＵ１２からＰＩＣ１３にＬレベルのマク
ロ選択信号バーＭＳ及びＬレベルの書き込み制御信号バ
ーＷＲが出力されると、ＰＩＣ１３が選択されてＰＩＣ
１３が書き込み状態になる。この状態でＣＰＵ１２によ
り双方向バッファ１６，１９が出力状態にされ、内部デ
ータバス１５を介してＰＩＣ１３のレジスタ２１に初期
データが書き込まれる。これによって、ＰＩＣ１３のデ
ータバス制御信号ＣＴ０のレベルはＨレベルとなる。

【００２８】一方、マクロ選択信号バーＭＳ及び書き込
み制御信号バーＷＲが共にＬレベルに変化した後、マク
ロ選択信号バーＭＳがＨレベルに変化すると、データＦ
Ｆ２５のクロック端子ＣＫにはポジティブパルスが入力
され、データ端子ＤのＨレベルがラッチされて出力端子
ＱからＨレベルの出力信号が出力される。

【００２９】従って、制御回路２４のデータバス制御信
号ＤＢＣＴの出力レベルはデータＦＦ２５の出力に無関
係にＨレベルとなり、出力バッファ２０ｂは遮断状態に
保持され、ＰＩＣ１３から見た内部データバス１５の状
態は入力状態に保持される。

【００３０】この後、図示しない周辺装置からの割り込
み要求に応答してＰＩＣ１３からＣＰＵ１２に対してＬ
レベルの割り込み要求信号ＲＥＱが出力されると、ＣＰ
Ｕ１２からＰＩＣ１３にＬレベルのマクロ選択信号バー
ＭＳ及びＬレベルの読み出し制御信号バーＲＤが出力さ
れると、ＰＩＣ１３のデータバス制御信号ＣＴ０は所定
期間のみＬレベルとなる。

【００３１】このとき、データＦＦ２５の出力信号はＨ
レベルであるので、制御回路２４のデータバス制御信号
ＤＢＣＴの出力レベルはＬレベルとなる。このため、双
方向バッファ２０の出力バッファ２０ｂは出力状態とな
る。従って、ＰＩＣ１３から見た内部データバス１５は
出力状態となり、ＰＩＣ１３のレジスタ２１のデータが
出力バッファ２０ｂ及び内部データバス１５を介して転
送され、ＣＰＵ１２に読み込まれる。

【００３２】そして、ＰＩＣ１３のデータバス制御信号
ＣＴ０が所定期間だけ経過した後、Ｈレベルに復帰する
と、出力バッファ２０ｂはハイインピーダンス状態とな
り、ＰＩＣ１３から見た内部データバス１５は入力状態
に復帰する。

【００３３】このように、本実施例では、ＣＰＵ１２を
コアとするシステムをワンチップで構成する際、リセッ
ト端子を持たないＰＩＣ１３をその動作時以外は入力状
態にする制御回路２４を設けた。従って、ＰＩＣ１３の
動作時以外はＣＰＵ１２の命令フェッチを可能にでき、
システムを正常に動作させることができる。

【００３４】尚、本実施例の半導体集積回路装置１０で
はリセット端子を持たないＰＩＣ１３を制御回路１４に
より制御するようにしたが、制御回路１４はＰＩＣ１３
以外のリセット端子を持たない他の周辺回路の制御に適
用することができる。

【００３５】

【発明の効果】以上詳述したように、本発明によれば、
ＣＰＵをコアとするシステムをワンチップで構成する
際、リセット端子を持たない周辺回路をその動作時以外
は入力状態にしてＣＰＵの命令フェッチを可能にでき、
システムを正常に動作させることができる優れた効果が
ある。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】一実施例の半導体集積回路装置を示す概略図で
ある。

【図３】一実施例の制御回路を示す回路図である。

【図４】一実施例の作用を示すタイミングチャートであ
る。

【図５】従来のＰＩＣチップを示す概略図である。

【符号の説明】

１ 内部データバス ２ ＣＰＵ ３ 周辺回路 ４ 双方向バッファ ５ 制御回路 ＣＴ０ データバス制御信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 データ転送のための内部データバス
   （１）と、 外部からのリセット信号に基づいてリセットされた後、
   内部データバス（１）を介してフェッチした命令データ
   に基づいて動作するＣＰＵ（２）と、 前記内部データバス（１）に接続される双方向バッファ
   （４）を内蔵し、前記ＣＰＵ（２）による初期データの
   設定に基づいてその内蔵している双方向バッファ（４）
   を制御するための正規のデータバス制御信号（ＣＴ０）
   を出力する周辺回路（３）と、 前記リセット信号が入力されてから前記周辺回路（３）
   に初期データが設定されるまでの間、当該周辺回路
   （３）の双方向バッファ（４）を入力状態に制御し、当
   該周辺回路（３）への初期データの設定による同装置
   （３）のデータバス制御信号（ＣＴ０）に基づいて双方
   向バッファ（４）を入力状態又は出力状態に制御する制
   御回路（５）とをワンチップ上に設けたことを特徴とす
   る半導体集積回路装置。