JPH05334245A - バスインターフェース回路 - Google Patents
バスインターフェース回路Info
- Publication number
- JPH05334245A JPH05334245A JP4138269A JP13826992A JPH05334245A JP H05334245 A JPH05334245 A JP H05334245A JP 4138269 A JP4138269 A JP 4138269A JP 13826992 A JP13826992 A JP 13826992A JP H05334245 A JPH05334245 A JP H05334245A
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- JP
- Japan
- Prior art keywords
- data
- transfer
- signal
- data bus
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【目的】 本発明は情報処理システムでデータ転送に用
いられるバスインターフェース回路に関するもので、消
費電力を押えつつ高速なデータ転送を実現する。 【構成】 101〜104は4ビット幅のデータバス。105〜10
8はデータバスをドライブするデータバスドライバ。109
はデータバスの転送ビット幅を選択する転送幅選択信
号。110はデータ転送の開始を示す転送開始信号。111は
データバス上に転送データが確定していることを示すデ
ータ確定信号。112はデータバスドライバ105〜106の出
力をイネーブルにするアンドゲート。113〜114は転送開
始信号を一定時間遅らせて伝達する遅延回路。115は転
送幅選択信号109により、遅延回路113または114の出力
を選択してデータ確定信号に伝達するセレクタで、転送
幅選択信号が4ビット幅のデータ転送を示している場合
は遅延回路113の出力を選択し、2ビット幅のデータ転送
を示している場合は遅延回路114の出力を選択する。
いられるバスインターフェース回路に関するもので、消
費電力を押えつつ高速なデータ転送を実現する。 【構成】 101〜104は4ビット幅のデータバス。105〜10
8はデータバスをドライブするデータバスドライバ。109
はデータバスの転送ビット幅を選択する転送幅選択信
号。110はデータ転送の開始を示す転送開始信号。111は
データバス上に転送データが確定していることを示すデ
ータ確定信号。112はデータバスドライバ105〜106の出
力をイネーブルにするアンドゲート。113〜114は転送開
始信号を一定時間遅らせて伝達する遅延回路。115は転
送幅選択信号109により、遅延回路113または114の出力
を選択してデータ確定信号に伝達するセレクタで、転送
幅選択信号が4ビット幅のデータ転送を示している場合
は遅延回路113の出力を選択し、2ビット幅のデータ転送
を示している場合は遅延回路114の出力を選択する。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理システムでデ
ータ転送に用いられるバスインターフェース回路に関す
るものである。
ータ転送に用いられるバスインターフェース回路に関す
るものである。
【０００２】
【従来の技術】図３は従来のバスインターフェース回路
の構成図を示すものであり、301〜304は4ビットすべて
の信号線または303〜304の2ビットの信号線を使ってデ
ータを転送できるデータバスであり、305〜308はデータ
バスをドライブするデータバスドライバであり、309は
データバスの転送ビット幅を選択する信号であり、310
はデータ転送を開始する信号であり、311はデータ転送
中であることをバスに通知する信号であり、312はデー
タバスドライバ301〜302の出力をイネーブルにするアン
ドゲート、313は転送開始信号を一定時間遅らせて伝達
するディレイラインである。
の構成図を示すものであり、301〜304は4ビットすべて
の信号線または303〜304の2ビットの信号線を使ってデ
ータを転送できるデータバスであり、305〜308はデータ
バスをドライブするデータバスドライバであり、309は
データバスの転送ビット幅を選択する信号であり、310
はデータ転送を開始する信号であり、311はデータ転送
中であることをバスに通知する信号であり、312はデー
タバスドライバ301〜302の出力をイネーブルにするアン
ドゲート、313は転送開始信号を一定時間遅らせて伝達
するディレイラインである。
【０００３】以上のように構成された従来のパスインタ
ーフェース回路においては、転送ビット幅選択信号が4
ビット転送を指定した時はデータバスドライバ305〜308
の出力がイネーブルとなりデータを転送するが、転送ビ
ット幅選択信号が2ビット転送を指定した時はデータバ
スドライバ307〜308の出力がイネーブルとなりデータを
転送する。
ーフェース回路においては、転送ビット幅選択信号が4
ビット転送を指定した時はデータバスドライバ305〜308
の出力がイネーブルとなりデータを転送するが、転送ビ
ット幅選択信号が2ビット転送を指定した時はデータバ
スドライバ307〜308の出力がイネーブルとなりデータを
転送する。
【０００４】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、データ転送を高速化するためにすべての
バスドライバのドライブ能力を高めようとすると、それ
に比例してドライバでの消費電力が増加するので、消費
電力を押えつつ高速なデータ転送を実現できないという
課題を有していた。
うな構成では、データ転送を高速化するためにすべての
バスドライバのドライブ能力を高めようとすると、それ
に比例してドライバでの消費電力が増加するので、消費
電力を押えつつ高速なデータ転送を実現できないという
課題を有していた。
【０００５】本発明はかかる点に鑑み、消費電力を押え
つつ高速なデータ転送を実現するバスインターフェース
回路を提供することを目的とする。
つつ高速なデータ転送を実現するバスインターフェース
回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
めに第１の発明は、複数のデータバス信号線のうち一部
分のみを使用してデータ転送が可能なバスにおいて、デ
ータ転送ビット数を検出する手段と、ハンドシェイク信
号のタイミングを可変する手段と、データバス信号のビ
ット位置によりドライブ能力の異なったデータバスドラ
イバーとを備えたバスインターフェース回路である。
めに第１の発明は、複数のデータバス信号線のうち一部
分のみを使用してデータ転送が可能なバスにおいて、デ
ータ転送ビット数を検出する手段と、ハンドシェイク信
号のタイミングを可変する手段と、データバス信号のビ
ット位置によりドライブ能力の異なったデータバスドラ
イバーとを備えたバスインターフェース回路である。
【０００７】また、第２の発明は、複数のデータバス信
号線のうち一部分のみを使用してデータ転送が可能なバ
スにおいて、データ転送ビット数を検出する手段と、ハ
ンドシェイク信号のタイミングを可変する手段と、デー
タバス信号全てに対してドライブ能力の異なった複数の
データバスドライバーとを備えたバスインターフェース
回路である。
号線のうち一部分のみを使用してデータ転送が可能なバ
スにおいて、データ転送ビット数を検出する手段と、ハ
ンドシェイク信号のタイミングを可変する手段と、デー
タバス信号全てに対してドライブ能力の異なった複数の
データバスドライバーとを備えたバスインターフェース
回路である。
【０００８】
【作用】本発明は前記した構成により、データ転送ビッ
ト数を検出する手段でデータバス信号線のうちドライブ
能力の高いデータバスドライバを用意した部分のビット
のみを使用してデータ転送をおこなうことを検出したと
きのみ、ハンドシェイク信号のタイミングを早めること
で、消費電力を押えつつ高速なデータ転送を実現するバ
スインターフェース回路を提供する。
ト数を検出する手段でデータバス信号線のうちドライブ
能力の高いデータバスドライバを用意した部分のビット
のみを使用してデータ転送をおこなうことを検出したと
きのみ、ハンドシェイク信号のタイミングを早めること
で、消費電力を押えつつ高速なデータ転送を実現するバ
スインターフェース回路を提供する。
【０００９】
【実施例】図１は本発明の第１の実施例におけるバスイ
ンターフェース回路の構成図を示すものである。
ンターフェース回路の構成図を示すものである。
【００１０】図１において、101〜104は4ビット幅のデ
ータバスであり、105〜108はデータバスをドライブする
データバスドライバであり、109はデータバスの転送ビ
ット幅を選択する転送幅選択信号であり、110はデータ
転送の開始を示す転送開始信号であり、111はデータバ
ス上に転送データが確定していることを示すデータ確定
信号であり、112はデータバスドライバ105〜106の出力
をイネーブルにするアンドゲートであり、113〜114は転
送開始信号を一定時間遅らせて伝達する遅延回路であ
り、115は転送幅選択信号により、遅延回路113または11
4の出力を選択してデータ確定信号に伝達するセレクタ
であり、転送幅選択信号が4ビット幅のデータ転送を示
している場合は遅延回路113の出力を選択し、2ビット幅
のデータ転送を示している場合は遅延回路114の出力を
選択する。
ータバスであり、105〜108はデータバスをドライブする
データバスドライバであり、109はデータバスの転送ビ
ット幅を選択する転送幅選択信号であり、110はデータ
転送の開始を示す転送開始信号であり、111はデータバ
ス上に転送データが確定していることを示すデータ確定
信号であり、112はデータバスドライバ105〜106の出力
をイネーブルにするアンドゲートであり、113〜114は転
送開始信号を一定時間遅らせて伝達する遅延回路であ
り、115は転送幅選択信号により、遅延回路113または11
4の出力を選択してデータ確定信号に伝達するセレクタ
であり、転送幅選択信号が4ビット幅のデータ転送を示
している場合は遅延回路113の出力を選択し、2ビット幅
のデータ転送を示している場合は遅延回路114の出力を
選択する。
【００１１】なお、データバス101〜104を用いて2ビッ
ト幅のデータを転送する場合はデータバス101〜102は用
いず、データバス103〜104のみを転送に用いる。
ト幅のデータを転送する場合はデータバス101〜102は用
いず、データバス103〜104のみを転送に用いる。
【００１２】また、遅延回路113の遅延時間はデータバ
スドライバ105〜106の出力がイネーブルされてから、出
力のデータバス101〜102にデータが確定するまでの時間
に対応しており、遅延回路114の遅延時間はデータバス
ドライバ107〜108の出力がイネーブルされてから、出力
のデータバス103〜104にデータが確定するまでの時間に
対応している。
スドライバ105〜106の出力がイネーブルされてから、出
力のデータバス101〜102にデータが確定するまでの時間
に対応しており、遅延回路114の遅延時間はデータバス
ドライバ107〜108の出力がイネーブルされてから、出力
のデータバス103〜104にデータが確定するまでの時間に
対応している。
【００１３】データバスドライバ107〜108はデータバス
ドライバ105〜106に比べドライブ能力が大きくなってお
り、消費電力が大きい代わりに出力がイネーブルされて
から出力のデータが確定するまでの時間が短いため、遅
延回路114は遅延回路113に比べ遅延時間が短くなってい
る。
ドライバ105〜106に比べドライブ能力が大きくなってお
り、消費電力が大きい代わりに出力がイネーブルされて
から出力のデータが確定するまでの時間が短いため、遅
延回路114は遅延回路113に比べ遅延時間が短くなってい
る。
【００１４】以上のように構成された本実施例のバスイ
ンターフェース回路について、以下その動作を説明す
る。
ンターフェース回路について、以下その動作を説明す
る。
【００１５】転送幅選択信号が2ビット幅のデータ転送
を指定している場合、転送開始信号110が入るとデータ
バスドライバ107〜108の出力がイネーブルになるが、デ
ータバスドライバ105〜106の出力はアンドゲート112が
動作しないためイネーブルにはならない。
を指定している場合、転送開始信号110が入るとデータ
バスドライバ107〜108の出力がイネーブルになるが、デ
ータバスドライバ105〜106の出力はアンドゲート112が
動作しないためイネーブルにはならない。
【００１６】データバス103〜104にデータが確定したタ
イミングで、セレクタが転送開始信号を遅延回路113で
遅延したものをデータ確定信号として出力し、データ転
送は終了する。
イミングで、セレクタが転送開始信号を遅延回路113で
遅延したものをデータ確定信号として出力し、データ転
送は終了する。
【００１７】転送幅選択信号が4ビット幅のデータ転送
を指定している場合、転送開始信号110が入るとデータ
バスドライバ107〜108の出力がイネーブルになるととも
に、アンドゲート112が動作しデータバスドライバ105〜
106の出力もイネーブルになる。データバス101〜104に
データが確定したタイミングで、セレクタが転送開始信
号を遅延回路114で遅延したものをデータ確定信号とし
て出力し、データ転送は終了する。
を指定している場合、転送開始信号110が入るとデータ
バスドライバ107〜108の出力がイネーブルになるととも
に、アンドゲート112が動作しデータバスドライバ105〜
106の出力もイネーブルになる。データバス101〜104に
データが確定したタイミングで、セレクタが転送開始信
号を遅延回路114で遅延したものをデータ確定信号とし
て出力し、データ転送は終了する。
【００１８】以上のように本実施例によれば、全てのデ
ータバスドライバのドライブ能力を高めるのではなく、
ドライブ能力の異なるデータバスバッファとそれぞれの
データバスのデータ確定時間と対応した遅延を持つ遅延
回路とを設けることにより、消費電力を押えつつ高速な
データ転送を実現することができる。
ータバスドライバのドライブ能力を高めるのではなく、
ドライブ能力の異なるデータバスバッファとそれぞれの
データバスのデータ確定時間と対応した遅延を持つ遅延
回路とを設けることにより、消費電力を押えつつ高速な
データ転送を実現することができる。
【００１９】図２は本発明の第2の実施例におけるバス
インターフェース回路の構成図を示すものである。
インターフェース回路の構成図を示すものである。
【００２０】図２において、201〜204は４ビット幅のデ
ータバスであり、6205〜208はデータバスをドライブす
るデータバスドライバであり、209〜212はデータバスド
ライバ205〜208よりドライブ能力の大きなデータバスド
ライバであり、213はデータバスの転送ビット幅を選択
する転送幅選択信号であり、214はデータ転送の開始を
示す転送開始信号であり、215は転送するデータのアド
レスの最下位ビット信号であり、216はデータバス上に
転送データが確定していることを示すデータ確定信号で
あり、217はデータバスドライバ205〜208の出力をイネ
ーブルにするアンドゲートであり、218はデータバスド
ライバ209〜210の出力をイネーブルにするアンドゲート
であり、219はデータバスドライバ211〜212の出力をイ
ネーブルにするアンドゲートであり、220は転送幅選択
信号213を反転するインバータゲート、221はアドレスの
最下位ビット信号214を反転するインバータゲートであ
り、222〜223は転送開始信号214を一定時間遅らせて伝
達する遅延回路であり、224は転送幅選択信号213によ
り、遅延回路222または223の出力を選択してデータ確定
信号216に伝達するセレクタであり、転送幅選択信号213
が4ビット幅のデータ転送を示している場合は遅延回路2
22の出力を選択し、2ビット幅のデータ転送を示してい
る場合は遅延回路223の出力を選択する。
ータバスであり、6205〜208はデータバスをドライブす
るデータバスドライバであり、209〜212はデータバスド
ライバ205〜208よりドライブ能力の大きなデータバスド
ライバであり、213はデータバスの転送ビット幅を選択
する転送幅選択信号であり、214はデータ転送の開始を
示す転送開始信号であり、215は転送するデータのアド
レスの最下位ビット信号であり、216はデータバス上に
転送データが確定していることを示すデータ確定信号で
あり、217はデータバスドライバ205〜208の出力をイネ
ーブルにするアンドゲートであり、218はデータバスド
ライバ209〜210の出力をイネーブルにするアンドゲート
であり、219はデータバスドライバ211〜212の出力をイ
ネーブルにするアンドゲートであり、220は転送幅選択
信号213を反転するインバータゲート、221はアドレスの
最下位ビット信号214を反転するインバータゲートであ
り、222〜223は転送開始信号214を一定時間遅らせて伝
達する遅延回路であり、224は転送幅選択信号213によ
り、遅延回路222または223の出力を選択してデータ確定
信号216に伝達するセレクタであり、転送幅選択信号213
が4ビット幅のデータ転送を示している場合は遅延回路2
22の出力を選択し、2ビット幅のデータ転送を示してい
る場合は遅延回路223の出力を選択する。
【００２１】なお、データバス201〜204を用いて2ビッ
ト幅のデータを転送する場合はアドレスの最下位ビット
信号215によって用いるデータバスがかわり、最下位ビ
ット信号215が"L"レベルすなわち偶数アドレスを示して
いる場合はデータバス201〜202をデータ転送にもちい、
最下位ビット信号215が"H"レベルすなわち奇数アドレス
を示している場合はデータバス203〜204をデータ転送に
用いる。
ト幅のデータを転送する場合はアドレスの最下位ビット
信号215によって用いるデータバスがかわり、最下位ビ
ット信号215が"L"レベルすなわち偶数アドレスを示して
いる場合はデータバス201〜202をデータ転送にもちい、
最下位ビット信号215が"H"レベルすなわち奇数アドレス
を示している場合はデータバス203〜204をデータ転送に
用いる。
【００２２】また、遅延回路222の遅延時間はデータバ
スドライバ205〜208の出力がイネーブルされてから、出
力のデータバス201〜204にデータが確定するまでの時間
に対応しており、遅延回路223の遅延時間はデータバス
ドライバ209〜212の出力がイネーブルされてから、出力
のデータバス201〜204にデータが確定するまでの時間に
対応している。
スドライバ205〜208の出力がイネーブルされてから、出
力のデータバス201〜204にデータが確定するまでの時間
に対応しており、遅延回路223の遅延時間はデータバス
ドライバ209〜212の出力がイネーブルされてから、出力
のデータバス201〜204にデータが確定するまでの時間に
対応している。
【００２３】データバスドライバ209〜212はデータバス
ドライバ204〜208に比べドライブ能力が大きくなってお
り、消費電力が大きい代わりに出力がイネーブルされて
から出力のデータが確定するまでの時間が短いため、遅
延回路223は遅延回路222に比べ遅延時間が短くなってい
る。
ドライバ204〜208に比べドライブ能力が大きくなってお
り、消費電力が大きい代わりに出力がイネーブルされて
から出力のデータが確定するまでの時間が短いため、遅
延回路223は遅延回路222に比べ遅延時間が短くなってい
る。
【００２４】以上のように構成された本実施例のバスイ
ンターフェース回路について、以下その動作を説明す
る。
ンターフェース回路について、以下その動作を説明す
る。
【００２５】転送幅選択信号213が2ビット幅のデータ転
送を指定している場合、転送開始信号214が入るとアド
レスの最下位ビット信号215によってデータバスドライ
バ209〜210または211〜212の出力がイネーブルになる
が、データバスドライバ204〜208の出力はアンドゲート
217が動作しないためイネーブルにならない。
送を指定している場合、転送開始信号214が入るとアド
レスの最下位ビット信号215によってデータバスドライ
バ209〜210または211〜212の出力がイネーブルになる
が、データバスドライバ204〜208の出力はアンドゲート
217が動作しないためイネーブルにならない。
【００２６】データバス201〜204にデータが確定したタ
イミングで、セレクタ224が転送開始信号214を遅延回路
223で遅延したものをデータ確定信号216に出力し、デー
タ転送は終了する。
イミングで、セレクタ224が転送開始信号214を遅延回路
223で遅延したものをデータ確定信号216に出力し、デー
タ転送は終了する。
【００２７】転送幅選択信号213が4ビット幅のデータ転
送を指定している場合、転送開始信号214が入るとデー
タバスドライバ204〜208の出力がイネーブルになるが、
データバスドライバ209〜212はアンドゲート218〜219が
動作しない為イネーブルにならない。
送を指定している場合、転送開始信号214が入るとデー
タバスドライバ204〜208の出力がイネーブルになるが、
データバスドライバ209〜212はアンドゲート218〜219が
動作しない為イネーブルにならない。
【００２８】データバス201〜204にデータが確定したタ
イミングで、セレクタ224が転送開始信号214を遅延回路
222で遅延したものをデータ確定信号216に出力し、デー
タ転送は終了する。
イミングで、セレクタ224が転送開始信号214を遅延回路
222で遅延したものをデータ確定信号216に出力し、デー
タ転送は終了する。
【００２９】以上のように本実施例によれば、全てのデ
ータバスに対してドライブ能力の異なるドライバを用意
し、4ビット幅のデータバス全てを同時にドライブする
時は消費電力の小さな低速バスドライバを用い、データ
バスのうち2ビット幅のみをドライブする時は消費電力
の大きな高速バスドライバを用いるとともに、それぞれ
のデータバスのデータ確定時間と対応した遅延を持つ遅
延回路とを設けることにより、消費電力を押えつつ高速
なデータ転送を実現することができる。
ータバスに対してドライブ能力の異なるドライバを用意
し、4ビット幅のデータバス全てを同時にドライブする
時は消費電力の小さな低速バスドライバを用い、データ
バスのうち2ビット幅のみをドライブする時は消費電力
の大きな高速バスドライバを用いるとともに、それぞれ
のデータバスのデータ確定時間と対応した遅延を持つ遅
延回路とを設けることにより、消費電力を押えつつ高速
なデータ転送を実現することができる。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
消費電力を押えつつ高速なデータ転送を実現するバスイ
ンターフェース回路を提供することができ、その実用的
効果は大きい。
消費電力を押えつつ高速なデータ転送を実現するバスイ
ンターフェース回路を提供することができ、その実用的
効果は大きい。
【図１】本発明の実施例１のバスインターフェース回路
の構成図
の構成図
【図２】本発明の実施例２のバスインターフェース回路
の構成図
の構成図
【図３】従来のバスインターフェース回路の構成図
101〜104 ４ビット幅のデータバス 105〜108 データバスドライバ 109 転送幅選択信号 110 転送開始信号 111 データ確定信号 112 アンドゲート 113〜114 遅延回路 115 セレクタ
Claims (2)
- 【請求項１】複数のデータバス信号線のうち一部分のみ
を使用してデータ転送が可能なバスにおいて、データ転
送ビット数を検出する手段と、ハンドシェイク信号のタ
イミングを可変する手段と、データバス信号のビット位
置によりドライブ能力の異なったデータバスドライバー
とを備えたバスインターフェース回路。 - 【請求項２】複数のデータバス信号線のうち一部分のみ
を使用してデータ転送が可能なバスにおいて、データ転
送ビット数を検出する手段と、ハンドシェイク信号のタ
イミングを可変する手段と、データバス信号全てに対し
てドライブ能力の異なった複数のデータバスドライバー
とを備えたバスインターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4138269A JPH05334245A (ja) | 1992-05-29 | 1992-05-29 | バスインターフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4138269A JPH05334245A (ja) | 1992-05-29 | 1992-05-29 | バスインターフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05334245A true JPH05334245A (ja) | 1993-12-17 |
Family
ID=15217983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4138269A Pending JPH05334245A (ja) | 1992-05-29 | 1992-05-29 | バスインターフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05334245A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001331441A (ja) * | 2000-05-22 | 2001-11-30 | Cradle Technologies | １以上の仮想ポートを規定する構成回路および集積回路 |
-
1992
- 1992-05-29 JP JP4138269A patent/JPH05334245A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001331441A (ja) * | 2000-05-22 | 2001-11-30 | Cradle Technologies | １以上の仮想ポートを規定する構成回路および集積回路 |
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