JPH05333369A - 液晶表示装置 - Google Patents
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- JPH05333369A JPH05333369A JP14290192A JP14290192A JPH05333369A JP H05333369 A JPH05333369 A JP H05333369A JP 14290192 A JP14290192 A JP 14290192A JP 14290192 A JP14290192 A JP 14290192A JP H05333369 A JPH05333369 A JP H05333369A
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Abstract
素子と液晶表示部の画素毎のスイッチング素子とを共用
することにより、配線に余裕をもたせると共にスイッチ
ング素子の形成を容易にして製造歩留まりを良好にし得
る液晶表示装置を提供することを目的とする。 【構成】本発明は、信号ライン1と液晶の共通電極2と
の間にTFT3と液晶容量4が直列に接続されるように
構成された液晶表示装置において、前記液晶容量4と並
列に接続されるように光電変換素子5を一体に構成す
る。
Description
み出す画像読出部を一体に構成した液晶表示装置に関す
る。
像読出装置と、画像信号を表示する液晶表示装置とは別
々に構成されていた。そこで、画像読出装置と液晶表示
装置を一体に構成することが検討されている。しかしな
がら、単に画像読出装置と液晶表示装置を一体に構成し
たのでは、画像読出装置用の画素毎のスイッチング素子
および液晶表示装置用の画素毎のスイッチング素子が必
要になり、画素毎に2個のスイッチング素子を形成しな
ければならず、配線が複雑になると共にスイッチング素
子の形成が極めて細かくなり、製造が困難になるため製
造歩留まりが悪くなる欠点があった。
像読出装置と液晶表示装置を一体に構成したのでは、配
線が複雑になると共にスイッチング素子の形成が極めて
細かくなり、製造歩留まりが悪くなる欠点があった。
で、画像読出部の画素毎のスイッチング素子と液晶表示
部の画素毎のスイッチング素子とを共用することによ
り、配線に余裕をもたせると共にスイッチング素子の形
成を容易にして製造歩留まりを良好にし得る液晶表示装
置を提供することを目的とする。
するために、信号ラインと液晶の共通電極との間にスイ
ッチング素子と液晶容量が直列に接続されるように構成
された液晶表示装置において、前記液晶容量と並列に接
続されるように光電変換素子を一体に構成したことを特
徴とするものである。
光電変換素子を一体に構成することにより、画像読出部
の画素毎のスイッチング素子と液晶表示部の画素毎のス
イッチング素子とを共用することができるため、画素毎
に1個のスイッチング素子を形成すればよく、配線に余
裕をもたせることができると共にスイッチング素子の形
成を容易にして製造歩留まりを良好にすることができ
る。
説明する。
である。即ち、各信号ライン1と液晶の共通電極2との
間にはNチャネルMOS TFT(薄膜トランジスタ)
3と液晶容量4が直列に接続され、この液晶容量4と並
列に光電変換素子5及び補助容量6が接続される。前記
TFT3のゲートはゲートライン7に接続され、このゲ
ートライン7はシフトレジスタ等よりなる走査側駆動回
路8に接続される。前記TFT3、液晶容量4、光電変
換素子5及び補助容量6は1画素を構成し、複数個の画
素はマトリクス状に配列されるように各信号ライン1及
び各ゲートライン7に接続される。前記各信号ライン1
はそれぞれ第1のトランスファゲート(信号切換え用の
CMOS−TFT)9の第1の非制御端子に接続される
と共に第2のトランスファゲート(信号切換え用のCM
OS−TFT)10の第1の非制御端子に接続される。
第1のトランスファゲート9の第2の非制御端子は表示
データ入力端子11に接続され、第2のトランスファゲ
ート10の第2の非制御端子は読取データ出力端子12
に接続される。前記第1のトランスファゲート9のP側
制御端子と第2のトランスファゲート10のN側制御端
子は共通にしてシフトレジスタ等よりなる信号側駆動回
路13に接続されると共に前記第1のトランスファゲー
ト9のN側制御端子と第2のトランスファゲート10の
P側制御端子は共通にして信号側駆動回路13に接続さ
れる。前記光電変換素子5は光導電素子、a−Siホト
ダイオード等であり、原稿からの反射光、ライトペン等
により光が照射された時に導通状態となり、非照射時は
絶縁状態である。
即ち、走査側駆動回路8からゲートライン7にゲート信
号が供給されると、TFT3がオンして光電変換素子5
と信号ライン1が導通する。この状態において、信号側
駆動回路13から順次第1のトランスファゲート9のN
側制御端子と第2のトランスファゲート10のP側制御
端子にローレベルが供給されると共に第1のトランスフ
ァゲート9のP側制御端子と第2のトランスファゲート
10のN側制御端子にハイレベルが供給されると、第1
のトランスファゲート9はオフして第2のトランスファ
ゲート10のみが順次オンして、光電変換素子5により
発生した1画素づつの読出しデータが順次読取データ出
力端子12に出力される。この場合、液晶容量4及び補
助容量6は高インピーダンスなので、読出しには影響し
ない。
る。即ち、走査側駆動回路8からゲートライン7にゲー
ト信号が供給されると、TFT3がオンして信号ライン
1と液晶容量4、補助容量6が導通する。この場合、光
電変換素子5は光が照射されていない状態では高インピ
ーダンスなので、表示には影響しない。この状態におい
て、信号側駆動回路13から順次第1のトランスファゲ
ート9のP側制御端子と第2のトランスファゲート10
のN側制御端子にローレベルが供給されると共に第1の
トランスファゲート9のN側制御端子と第2のトランス
ファゲート10のP側制御端子にハイレベルが供給され
ると、第2のトランスファゲート10はオフして第1の
トランスファゲート9のみが順次オンして、表示データ
入力端子11に入力された画像表示データが信号ライン
1を通して順次液晶容量4及び補助容量6に供給され、
通常のアクティブマトリクスLCDと同様に表示でき
る。尚、光電変換素子5の分光感度特性は可視光に感度
がなく、例えば赤外線に感度の高いものを用い、ライト
ペンも感度の高い光を照射できるものが必要となるが、
光電変換素子の材料を適当に選ぶこと、或いは薄膜形成
条件を適当に選ぶことによって可能である。
光電変換素子5部分の一例を示す断面図であり、蒸着ス
パッタ、プラズマCVD、エッチング等によって薄膜積
層されて形成される。即ち、第1のガラス基板21上に
は赤、青、緑のカラーフィルタ22、透明絶縁膜23及
び不透明絶縁膜24が所定のパターンに積層して形成さ
れる。前記カラーフィルタ22、透明絶縁膜23及び不
透明絶縁膜24の上には絶縁膜25を介して共通電極2
が積層して形成され、この共通電極2上には配向膜26
が積層して形成される。一方、第2のガラス基板27上
には不透明のカソード電極28及び絶縁膜29が所定の
パターンに積層して形成され、このカソード電極28上
にはn+ a−Si層30、i a−Si層31及びp
+ a−Si層32が順次積層して形成される。前記p
+ a−Si層32上には透明なアノード電極33が積
層して形成され、このアノード電極33の外側及び前記
n+ a−Si層30、i a−Si層31及びp+
a−Si層32の外側には不透明絶縁膜34が積層して
形成される。前記絶縁膜29上には絶縁膜35及びシリ
コン薄膜36が所定のパターンに積層して形成され、こ
のシリコン薄膜36上には不透明絶縁膜37、ゲート電
極38、ドレイン電極39及びソース電極40が所定の
パターンに積層して形成される。このソース電極40は
前記アノード電極33と電気的に接続されている。第2
のガラス基板27の表面には配向膜41が積層して形成
される。しかして、このように構成された第1のガラス
基板21の配向膜26と第2のガラス基板27の配向膜
41とを所定間隔をおいて対向して配置し、配向膜26
と配向膜41との間に液晶42を充填する。前記カソー
ド電極28、n+ a−Si層30、i a−Si層3
1、p+ a−Si層32及びアノード電極33はa−
Siホトダイオードを構成し、前記シリコン薄膜36、
不透明絶縁膜37、ゲート電極38、ドレイン電極39
及びソース電極40はTFTを構成する。
容量と並列に接続されるように光電変換素子を一体に構
成することにより、画像読出部の画素毎のスイッチング
素子と液晶表示部の画素毎のスイッチング素子とを共用
することができるため、画素毎に1個のスイッチング素
子を形成すればよく、配線に余裕をもたせることができ
ると共にスイッチング素子の形成を容易にして製造歩留
まりを良好にすることができ、低コスト化が容易とな
る。
例を示す断面図である。
容量、5…光電変換素子、6…補助容量、7…ゲートラ
イン、8…走査側駆動回路、9…第1のトランスファゲ
ート、10…第2のトランスファゲート、11…表示デ
ータ入力端子、12…読取データ出力端子、13…信号
側駆動回路、21…第1のガラス基板、22…カラーフ
ィルタ、23…透明絶縁膜、24…不透明絶縁膜、25
…絶縁膜、26…配向膜、27…第2のガラス基板、2
8…カソード電極、29…絶縁膜、30…n+ a−S
i層、31…i a−Si層、32…p+ a−Si
層、33…アノード電極、34…不透明絶縁膜、35…
絶縁膜、36…シリコン薄膜、37…不透明絶縁膜、3
8…ゲート電極、39…ドレイン電極、40…ソース電
極、41…配向膜、42…液晶。
光電変換素子5部分の一例を示す断面図であり、蒸着ス
パッタ、プラズマCVD、エッチング等によって薄膜積
層されて形成される。即ち、第1のガラス基板21上に
は赤、青、緑のカラーフィルタ22、透明絶縁膜23及
び不透明絶縁膜24が所定のパターンに積層して形成さ
れる。前記カラーフィルタ22、透明絶縁膜23及び不
透明絶縁膜24の上には絶縁膜25を介して共通電極2
が積層して形成され、この共通電極2上には配向膜26
が積層して形成される。一方、第2のガラス基板27上
には不透明のアノード電極28及び絶縁膜29が所定の
パターンに積層して形成され、このアノード電極28上
にはn+ a−Si層30、i a−Si層31及びp
+ a−Si層32が順次積層して形成される。前記p
+ a−Si層32上には透明なカソード電極33が積
層して形成され、このカソード電極33の外側及び前記
n+ a−Si層30、i a−Si層31及びp+
a−Si層32の外側には不透明絶縁膜34が積層して
形成される。前記絶縁膜29上には絶縁膜35及びシリ
コン薄膜36が所定のパターンに積層して形成され、こ
のシリコン薄膜36上には不透明絶縁膜37、ゲート電
極38、ドレイン電極39及びソース電極40が所定の
パターンに積層して形成される。このソース電極40は
前記カソード電極33と電気的に接続されている。第2
のガラス基板27の表面には配向膜41が積層して形成
される。しかして、このように構成された第1のガラス
基板21の配向膜26と第2のガラス基板27の配向膜
41とを所定間隔をおいて対向して配置し、配向膜26
と配向膜41との間に液晶42を充填する。前記アノー
ド電極28、n+ a−Si層30、i a−Si層3
1、p+ a−Si層32及びアノード電極33はa−
Siホトダイオードを構成し、前記シリコン薄膜36、
不透明絶縁膜37、ゲート電極38、ドレイン電極39
及びソース電極40はTFTを構成する。
容量、5…光電変換素子、6…補助容量、7…ゲートラ
イン、8…走査側駆動回路、9…第1のトランスファゲ
ート、10…第2のトランスファゲート、11…表示デ
ータ入力端子、12…読取データ出力端子、13…信号
側駆動回路、21…第1のガラス基板、22…カラーフ
ィルタ、23…透明絶縁膜、24…不透明絶縁膜、25
…絶縁膜、26…配向膜、27…第2のガラス基板、2
8…アノード電極、29…絶縁膜、30…n+ a−S
i層、31…i a−Si層、32…p+ a−Si
層、33…カソード電極、34…不透明絶縁膜、35…
絶縁膜、36…シリコン薄膜、37…不透明絶縁膜、3
8…ゲート電極、39…ドレイン電極、40…ソース電
極、41…配向膜、42…液晶。 ─────────────────────────────────────────────────────
りに際しては、入力用光源(図示せず)を点灯し、所定
の画素に入力情報としての光を照射しておく。この状態
で、走査側駆動回路8を駆動して、先ず、1行目のゲー
トライン7(一番上のライン)にゲート信号を供給し、
このゲートライン7にゲートが接続されたTFT3をオ
ンする。このとき、信号側駆動回路13から左端から2
列目のラインにローレベルの信号が出力され、他のライ
ンにハイレベルの信号が供給される。このため、一番左
端の第2のトランスファゲート10のみがオンし、他の
第2のトランスファゲート10および第1のトランスフ
ァゲート9は全てオフとなる。従って、一番左端の光電
変換素子5にて発生した光起電力効果による電流は一番
左端の第2のトランスファゲート10を介して読取デー
タ出力端子12に出力される。次に、信号側駆動回路1
3から左端から4列目のラインにローレベルの信号が出
力され、他のラインにハイレベルの信号が供給される。
これに伴って、左端から2番目の第2のトランスファゲ
ート10のみがオンし、他の第2のトランスファゲート
10および第1のトランスファゲート9は全てオフとな
る。従って、光電変換素子5にて発生した光起電力効果
による電流は左端から2番目の第2のトランスファゲー
ト10を介して読取データ出力端子12に出力される。
以下、同様にして、各画素の光電変換素子5に発生した
光起電力効果による電流が第2のトランスファゲート1
0を介して読取データ出力端子12に出力される。この
ようにして、1行目のゲートライン7に接続された光電
変換素子5の読取りを完了した後、同様に、2行目、3
行目のゲートライン7に接続された光電変換素子5に発
生した光電流を読取る動作をするが、この動作は、上述
の説明で自明であるので省略する。上述の読取り動作時
に読取データ出力端子12に出力された各光電変換素子
からの光電流は、A/D変換されて図示しない画像メモ
リに記憶保持される。
る。先ず、走査側駆動回路8を駆動して、1行目のゲー
トライン7(一番上のライン)にゲート信号を供給し、
このゲートライン7にゲートが接続されたTFT3をオ
ンする。このとき、信号側駆動回路13から一番左端の
ラインにローレベルの信号が出力され、他のラインにハ
イレベルの信号が供給される。このため、一番左端の第
1のトランスファゲート9のみがオンし、他の第1のト
ランスファゲート9および第2のトランスファゲート1
0は全てオフである。従って、図示しない画像メモリに
記憶された画像データを表示データ入力端子11に出力
すれば、この画像データは、一番左端の第1のトランス
ファゲート9を介して1列目の信号ランイ1に供給され
る。このとき、TFT3はオンしているので、画像デー
タに対応する電圧によって液晶容量4および補助容量6
が充電される。光電変換素子5は、光が照射されていな
い状態では高インピーダンスであるため、表示には影響
しない。次に、信号側駆動回路13から左端から3列目
のラインにローレベルの信号が出力され、他のラインに
ハイレベルの信号が供給される。これに伴って、左端か
ら2番目の第1のトランスファゲート9のみがオンし、
他の第1のトランスファゲート9および第2のトランス
ファゲート10は全てオフとなる。従って、図示しない
画像メモリから表示データ入力端子11に供給された画
像データは、左端から2番目の第1のトランスファゲー
ト9を介して2列目の信号ランイ1に供給される。この
ようにして、1行目のゲートライン7に接続された液晶
容量4および補助容量6に画像データの充電を完了した
後、同様に、2行目、3行目のゲートライン7に接続さ
れた液晶容量4および補助容量6に画像データの充電を
行う。こうして、通常のアクティブマトリクス型液晶表
示装置と同様の表示を行う。なお、図1に示す回路は、
全て、以下に示すフォトセンサを有する液晶表示装置の
一方の絶縁基板上に構成されている。
Claims (1)
- 【請求項1】 信号ラインと液晶の共通電極との間にス
イッチング素子と液晶容量が直列に接続されるように構
成された液晶表示装置において、前記液晶容量と並列に
接続されるように光電変換素子を一体に構成したことを
特徴とする液晶表示装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
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JP14290192A JP3139134B2 (ja) | 1992-06-03 | 1992-06-03 | 液晶表示装置 |
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