JPH05329148A - 超音波受波整相回路およびこれを用いる装置 - Google Patents
超音波受波整相回路およびこれを用いる装置Info
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- JPH05329148A JPH05329148A JP3072438A JP7243891A JPH05329148A JP H05329148 A JPH05329148 A JP H05329148A JP 3072438 A JP3072438 A JP 3072438A JP 7243891 A JP7243891 A JP 7243891A JP H05329148 A JPH05329148 A JP H05329148A
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- wave
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Abstract
(57)【要約】
【目的】 超音波受波整相回路およびこれを用いる装置
におけるドップラ信号のＳ／Ｎ改善。 【構成】 サンプリング周期以内の遅延を行う第１の可
変遅延手段と、並列サンプリングによる遅延を行う第２
の可変遅延手段と、該第２可変遅延手段の各出力を加算
する加算手段と、該加算手段出力を並直列変換する切り
換え手段と、該切り換え手段出力をフィルタリングする
手段と、上記第２の可変遅延手段の１相当たりのサンプ
リング周波数の整数倍が、ドップラ信号帯域以外となる
か、または、ドップラ中心周波数に一致させる如く制御
するクロック制御手段を有する構成とした。
におけるドップラ信号のＳ／Ｎ改善。 【構成】 サンプリング周期以内の遅延を行う第１の可
変遅延手段と、並列サンプリングによる遅延を行う第２
の可変遅延手段と、該第２可変遅延手段の各出力を加算
する加算手段と、該加算手段出力を並直列変換する切り
換え手段と、該切り換え手段出力をフィルタリングする
手段と、上記第２の可変遅延手段の１相当たりのサンプ
リング周波数の整数倍が、ドップラ信号帯域以外となる
か、または、ドップラ中心周波数に一致させる如く制御
するクロック制御手段を有する構成とした。
Description
【０００１】
【産業上の利用分野】本発明は、電子走査型超音波診断
装置または非破壊検査装置等に用いられる超音波受波整
相回路およびこれを用いる装置に関する。
装置または非破壊検査装置等に用いられる超音波受波整
相回路およびこれを用いる装置に関する。
【０００２】
【従来の技術】従来の、この種の技術としては、例え
ば、「Ｐrogress Ｒeport Ｉnst. Ｍed.Ｐhys.ＴＮ０3(1
972),pp.109-113」に記載された超音波受波整相回路(以
下、単に「受波整相回路」という)がある。この回路は サ
ンプリングを用いた受波整相回路であり、複数のスイッ
チとキャパシタから構成され、超音波信号をキャパシタ
に順次アナログサンプルし、一定時間ホールドした後に
順次読み出すことにより、遅延動作を行うものである。
上記従来技術においては、高速サンプリングを行うため
に並列に用いることがある。
ば、「Ｐrogress Ｒeport Ｉnst. Ｍed.Ｐhys.ＴＮ０3(1
972),pp.109-113」に記載された超音波受波整相回路(以
下、単に「受波整相回路」という)がある。この回路は サ
ンプリングを用いた受波整相回路であり、複数のスイッ
チとキャパシタから構成され、超音波信号をキャパシタ
に順次アナログサンプルし、一定時間ホールドした後に
順次読み出すことにより、遅延動作を行うものである。
上記従来技術においては、高速サンプリングを行うため
に並列に用いることがある。
【０００３】
【発明が解決しようとする課題】上記従来技術に示され
ている受波整相回路を並列に用いる場合、例えば、図６
に示す如く、サンプリング遅延手段のサンプリング周波
数を１／Ｔとして並列サンプリング(例えば、３並列)し
た場合、その１相当たりのサンプリング周波数１／３Ｔ
のクロック雑音がドップラ信号帯域内に入る場合があっ
た。そのような場合、ドップラ法による血流速度のスペ
クトル分布図上で、サンプリング周波数１／３Ｔに対応
する速度の線状雑音が発生するという問題があった。本
発明は上記事情に鑑みてなされたもので、その目的とす
るところは、従来の技術における上述の如き問題を解消
し、ドップラ信号帯域内にサンプリング雑音の無い受波
整相回路およびこれを用いる装置を提供することにあ
る。
ている受波整相回路を並列に用いる場合、例えば、図６
に示す如く、サンプリング遅延手段のサンプリング周波
数を１／Ｔとして並列サンプリング(例えば、３並列)し
た場合、その１相当たりのサンプリング周波数１／３Ｔ
のクロック雑音がドップラ信号帯域内に入る場合があっ
た。そのような場合、ドップラ法による血流速度のスペ
クトル分布図上で、サンプリング周波数１／３Ｔに対応
する速度の線状雑音が発生するという問題があった。本
発明は上記事情に鑑みてなされたもので、その目的とす
るところは、従来の技術における上述の如き問題を解消
し、ドップラ信号帯域内にサンプリング雑音の無い受波
整相回路およびこれを用いる装置を提供することにあ
る。
【０００４】
【課題を解決するための手段】本発明の上述の目的は、
配列振動子の各素子の送波または受波信号の振幅，位相
を制御する受波整相回路において、サンプリング周期以
内の遅延を行う第１の可変遅延手段と、並列サンプリン
グによる遅延を行う第２の可変遅延手段と、該第２の可
変遅延手段の各出力を加算する加算手段と、該加算手段
出力を並直列変換する切り換え手段と、該切り換え手段
出力をフィルタリングする手段と、前記第２の可変遅延
手段の１相当たりのサンプリング周波数の整数倍を、ド
ップラ中心周波数と一致させるように制御するクロック
制御手段を有することを特徴とする受波整相回路、もし
くは、前記第２の可変遅延手段の１相当たりのサンプリ
ング周波数の整数倍が、ドップラ信号帯域外となるよう
に制御するクロック制御手段を有することを特徴とする
受波整相回路およびこれを用いる装置によって達成され
る。
配列振動子の各素子の送波または受波信号の振幅，位相
を制御する受波整相回路において、サンプリング周期以
内の遅延を行う第１の可変遅延手段と、並列サンプリン
グによる遅延を行う第２の可変遅延手段と、該第２の可
変遅延手段の各出力を加算する加算手段と、該加算手段
出力を並直列変換する切り換え手段と、該切り換え手段
出力をフィルタリングする手段と、前記第２の可変遅延
手段の１相当たりのサンプリング周波数の整数倍を、ド
ップラ中心周波数と一致させるように制御するクロック
制御手段を有することを特徴とする受波整相回路、もし
くは、前記第２の可変遅延手段の１相当たりのサンプリ
ング周波数の整数倍が、ドップラ信号帯域外となるよう
に制御するクロック制御手段を有することを特徴とする
受波整相回路およびこれを用いる装置によって達成され
る。
【０００５】
【作用】本発明に係る受波整相回路においては、並列サ
ンプリング手段の１相当たりのサンプリング周波数の整
数倍を、ドップラ中心周波数に一致するか、または、ド
ップラ信号帯域外となるように制御する手段を設けた。
これにより、ドップラ信号帯域内にサンプリング雑音の
無い受波整相回路が得られる。また、この受波整相回路
を用いる装置においては、画像中のノイズをなくすこと
が可能になる。
ンプリング手段の１相当たりのサンプリング周波数の整
数倍を、ドップラ中心周波数に一致するか、または、ド
ップラ信号帯域外となるように制御する手段を設けた。
これにより、ドップラ信号帯域内にサンプリング雑音の
無い受波整相回路が得られる。また、この受波整相回路
を用いる装置においては、画像中のノイズをなくすこと
が可能になる。
【０００６】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明による回路構成例を示すブ
ロック図である。図１において、Ａ１〜Ａｎは受信素子
からの増幅器出力端子であり、並列サンプリング周期以
内の遅延をおこなう第１の可変遅延手段Ｂ１〜Ｂｎに入
力される。第１の可変遅延手段Ｂ１〜Ｂｎの出力は、サ
ンプリングによる第２の可変遅延手段Ｃ１−１〜Ｃｎ−
３により並列サンプリング(ここでは、３並列)される。
Ｃ１−１,Ｃ１−２,Ｃ１−３に対するサンプリングクロ
ックＲ１,Ｒ２,Ｒ３は、図２に示すようなタイミングと
なる。なお、図２は、本実施例の回路構成のサンプリン
グタイミングを示す図である。すなわち、３並列サンプ
リングの場合、必要なサンプリング周期をＴとして、１
相当たりの並列サンプリング周期は３Ｔとなる。従っ
て、第１の可変遅延手段Ｂ１〜Ｂｎでは３Ｔ以内の遅延
を行うことになる。また、第２の可変遅延手段Ｃ１−１
〜Ｃｎ−３の出力は、各相毎に加算器ＡＤＤ１〜３によ
り加算される。加算器ＡＤＤ１〜３の出力は、切り換え
手段Ｗ１〜Ｗ３により並直列変換される。切り換え手段
Ｗ１〜Ｗ３の制御クロックＱ１〜Ｑ３は、図２に示す如
きタイミングとなる。切り換え手段Ｗ１〜Ｗ３の出力
は、サンプリングクロック雑音を除去するためのフィリ
タリング手段ＬＰＦに入力される。フィリタリング手段
ＬＰＦの出力ＯＵＴは、受波信号の整相加算出力として
Ｂモード画像処理やドップラ信号処理回路に入力され
る。
に説明する。図１は、本発明による回路構成例を示すブ
ロック図である。図１において、Ａ１〜Ａｎは受信素子
からの増幅器出力端子であり、並列サンプリング周期以
内の遅延をおこなう第１の可変遅延手段Ｂ１〜Ｂｎに入
力される。第１の可変遅延手段Ｂ１〜Ｂｎの出力は、サ
ンプリングによる第２の可変遅延手段Ｃ１−１〜Ｃｎ−
３により並列サンプリング(ここでは、３並列)される。
Ｃ１−１,Ｃ１−２,Ｃ１−３に対するサンプリングクロ
ックＲ１,Ｒ２,Ｒ３は、図２に示すようなタイミングと
なる。なお、図２は、本実施例の回路構成のサンプリン
グタイミングを示す図である。すなわち、３並列サンプ
リングの場合、必要なサンプリング周期をＴとして、１
相当たりの並列サンプリング周期は３Ｔとなる。従っ
て、第１の可変遅延手段Ｂ１〜Ｂｎでは３Ｔ以内の遅延
を行うことになる。また、第２の可変遅延手段Ｃ１−１
〜Ｃｎ−３の出力は、各相毎に加算器ＡＤＤ１〜３によ
り加算される。加算器ＡＤＤ１〜３の出力は、切り換え
手段Ｗ１〜Ｗ３により並直列変換される。切り換え手段
Ｗ１〜Ｗ３の制御クロックＱ１〜Ｑ３は、図２に示す如
きタイミングとなる。切り換え手段Ｗ１〜Ｗ３の出力
は、サンプリングクロック雑音を除去するためのフィリ
タリング手段ＬＰＦに入力される。フィリタリング手段
ＬＰＦの出力ＯＵＴは、受波信号の整相加算出力として
Ｂモード画像処理やドップラ信号処理回路に入力され
る。
【０００７】図３は、本実施例における制御信号とドッ
プラ信号の周波数を示す図である。ドップラ送波信号周
波数をＦＤとした場合、ドップラシフトを受けた受信信
号の帯域をＦＤ±ｄとする。Ｂモード信号の最高周波数
をＦＭとすると、ナイキストのサンプリング定理より、
サンプリング遅延手段のサンプリング周波数(１／Ｔ)は
２ＦＭ以上にする必要がある。１／Ｔのサンプリングク
ロック雑音はＬＰＦにより除去する。また、並列サンプ
リング周波数(１／３Ｔ)がドップラ信号帯域に入らない
ようにするには、次式を満足するようにサンプリング周
波数を設定すればよい。すなわち、 １／Ｔ＞２ＦＭ かつ |ｉ／(ｊ×Ｔ)−ＦＤ|＞ｄ ・・・・(１) ここで、ｉは整数、ｊは並列サンプリング数である。ま
た、ドップラ信号処理では、固定物の信号を除去するた
めのＭＴＩフィルタ処理を行うため、周波数ＦＤの信号
は除去される。従って、 １／Ｔ＞２ＦＭ かつ |ｉ／(ｊ×Ｔ)−ＦＤ|＜ΔＦ ・・・・(２) ここで、ΔＦはＭＴＩフィルタの帯域幅の絶対値であ
る。となるようにサンプリング周波数を設定してもよ
い。図１におけるクロック制御手段ＰＧは、上述の式
(１)または式(２)を満足するように、サンプリング周波
数１／Ｔとドップラ周波数ＦＤを設定するためのもので
ある。
プラ信号の周波数を示す図である。ドップラ送波信号周
波数をＦＤとした場合、ドップラシフトを受けた受信信
号の帯域をＦＤ±ｄとする。Ｂモード信号の最高周波数
をＦＭとすると、ナイキストのサンプリング定理より、
サンプリング遅延手段のサンプリング周波数(１／Ｔ)は
２ＦＭ以上にする必要がある。１／Ｔのサンプリングク
ロック雑音はＬＰＦにより除去する。また、並列サンプ
リング周波数(１／３Ｔ)がドップラ信号帯域に入らない
ようにするには、次式を満足するようにサンプリング周
波数を設定すればよい。すなわち、 １／Ｔ＞２ＦＭ かつ |ｉ／(ｊ×Ｔ)−ＦＤ|＞ｄ ・・・・(１) ここで、ｉは整数、ｊは並列サンプリング数である。ま
た、ドップラ信号処理では、固定物の信号を除去するた
めのＭＴＩフィルタ処理を行うため、周波数ＦＤの信号
は除去される。従って、 １／Ｔ＞２ＦＭ かつ |ｉ／(ｊ×Ｔ)−ＦＤ|＜ΔＦ ・・・・(２) ここで、ΔＦはＭＴＩフィルタの帯域幅の絶対値であ
る。となるようにサンプリング周波数を設定してもよ
い。図１におけるクロック制御手段ＰＧは、上述の式
(１)または式(２)を満足するように、サンプリング周波
数１／Ｔとドップラ周波数ＦＤを設定するためのもので
ある。
【０００８】図４Ａおよび図４Ｂ(以下、これらを合せ
て「図４」という)(ａ)〜(ｅ)は、上述の第１の可変遅延
手段Ｂ１〜Ｂｎの回路構成例を示す図である。図４(ａ)
は、タップ付きＬＣ遅延線と選択手段ＭＰＸから成るも
ので、ＤＴはＭＰＸの制御信号である。図４(ｂ)はミキ
サを用いる場合で、参照信号ＲＦの位相を制御すること
により短遅延を行うことができる。図４(ｃ)はサンプル
ホールド回路を直列接続したものを用いる場合で、Ｗ１
〜Ｗｍはスイッチ、Ｅ１〜Ｅｍはキャパシタ、Ｐ１〜Ｐ
ｍはバッファアンプである。図４(ｄ)は可変容量ダイオ
ードを用いた能動型ＲＣ遅延線であり、Ｖ１は遅延制御
電圧である。図４(ｅ)は可変容量ダイオードを用いたＬ
Ｃ遅延線であり、Ｖ１，Ｖ２は遅延制御電圧である。こ
れらの回路のいずれか、または、組合せを第１の可変遅
延手段Ｂ１〜Ｂｎとして用いることができる。図５(ａ)
〜(ｄ)は、サンプリングによる第２の可変遅延手段の回
路構成例を示す図である。図５(ａ)は図４(ｃ)に示した
サンプルホールド回路と同様なものである。図５(ｂ)は
スイッチドキャハシタ回路であり、Ｘ１〜Ｘｍは書き込
みスイッチ、Ｙ１〜Ｙｍは読み出しスイッチ、Ｘ０はリ
セットスイッチ、ＯＰはオペアンプである。図５(ｃ)は
タップ付きＣＣＤと切換器ＭＰＸからなる回路である。
図５(ｄ)はアナログ／デジタル変換器Ａ／Ｄとラインメ
モリＤＭとデジタル／アナログ変換器Ｄ／Ａとからなる
回路である。これらの回路のいずれかまたは組合せを、
サンプリングによる第２の可変遅延手段として用いるこ
とができる。
て「図４」という)(ａ)〜(ｅ)は、上述の第１の可変遅延
手段Ｂ１〜Ｂｎの回路構成例を示す図である。図４(ａ)
は、タップ付きＬＣ遅延線と選択手段ＭＰＸから成るも
ので、ＤＴはＭＰＸの制御信号である。図４(ｂ)はミキ
サを用いる場合で、参照信号ＲＦの位相を制御すること
により短遅延を行うことができる。図４(ｃ)はサンプル
ホールド回路を直列接続したものを用いる場合で、Ｗ１
〜Ｗｍはスイッチ、Ｅ１〜Ｅｍはキャパシタ、Ｐ１〜Ｐ
ｍはバッファアンプである。図４(ｄ)は可変容量ダイオ
ードを用いた能動型ＲＣ遅延線であり、Ｖ１は遅延制御
電圧である。図４(ｅ)は可変容量ダイオードを用いたＬ
Ｃ遅延線であり、Ｖ１，Ｖ２は遅延制御電圧である。こ
れらの回路のいずれか、または、組合せを第１の可変遅
延手段Ｂ１〜Ｂｎとして用いることができる。図５(ａ)
〜(ｄ)は、サンプリングによる第２の可変遅延手段の回
路構成例を示す図である。図５(ａ)は図４(ｃ)に示した
サンプルホールド回路と同様なものである。図５(ｂ)は
スイッチドキャハシタ回路であり、Ｘ１〜Ｘｍは書き込
みスイッチ、Ｙ１〜Ｙｍは読み出しスイッチ、Ｘ０はリ
セットスイッチ、ＯＰはオペアンプである。図５(ｃ)は
タップ付きＣＣＤと切換器ＭＰＸからなる回路である。
図５(ｄ)はアナログ／デジタル変換器Ａ／Ｄとラインメ
モリＤＭとデジタル／アナログ変換器Ｄ／Ａとからなる
回路である。これらの回路のいずれかまたは組合せを、
サンプリングによる第２の可変遅延手段として用いるこ
とができる。
【０００９】上記実施例によれば、並列サンプリング手
段の１相当たりのサンプリング周波数の整数倍を、ドッ
プラ中心周波数に一致するか、または、ドップラ信号帯
域外となるように制御する手段を設けたことにより、ド
ップラ信号帯域内にサンプリング雑音の無い受波整相回
路が得られる。また、この受波整相回路を用いる装置に
おいては、画像中のノイズをなくすことが可能になる。
なお、上記実施例では、３並列サンプリング(ｊ＝３)の
場合について説明したが、本発明は２並列サンプリン
グ、または、４並列サンプリング以上の場合にも有効で
あることは明らかである。図７に、本発明に係る受波整
相回路を用いた超音波診断装置の構成例を示す。図７
中、１０は超音波を送受信する配列素子、１１は送波手
段、１２は受信増幅器、１３は本発明に係る受波整相回
路、１４はＢモード画像処理を行う回路、１５はドップ
ラ信号処理を行う回路、１６はディスプレイ、１７は送
波手段１１，受波整相回路１３，Ｂモード画像処理回路
１４およびドップラ信号処理を行う回路１５を制御する
制御手段である。本発明は、超音波診断装置に限らず、
図７と同様の構成から成る超音波探傷装置、または、超
音波レーダシステム等の各種の超音波応用装置に適用可
能なことは明らかである。
段の１相当たりのサンプリング周波数の整数倍を、ドッ
プラ中心周波数に一致するか、または、ドップラ信号帯
域外となるように制御する手段を設けたことにより、ド
ップラ信号帯域内にサンプリング雑音の無い受波整相回
路が得られる。また、この受波整相回路を用いる装置に
おいては、画像中のノイズをなくすことが可能になる。
なお、上記実施例では、３並列サンプリング(ｊ＝３)の
場合について説明したが、本発明は２並列サンプリン
グ、または、４並列サンプリング以上の場合にも有効で
あることは明らかである。図７に、本発明に係る受波整
相回路を用いた超音波診断装置の構成例を示す。図７
中、１０は超音波を送受信する配列素子、１１は送波手
段、１２は受信増幅器、１３は本発明に係る受波整相回
路、１４はＢモード画像処理を行う回路、１５はドップ
ラ信号処理を行う回路、１６はディスプレイ、１７は送
波手段１１，受波整相回路１３，Ｂモード画像処理回路
１４およびドップラ信号処理を行う回路１５を制御する
制御手段である。本発明は、超音波診断装置に限らず、
図７と同様の構成から成る超音波探傷装置、または、超
音波レーダシステム等の各種の超音波応用装置に適用可
能なことは明らかである。
【００１０】
【発明の効果】以上、詳細に説明した如く、本発明によ
れば、ドップラ信号帯域内にサンプリング雑音の無い受
波整相回路、および、超音波応用装置が実現できるとい
う顕著な効果を奏するものである。
れば、ドップラ信号帯域内にサンプリング雑音の無い受
波整相回路、および、超音波応用装置が実現できるとい
う顕著な効果を奏するものである。
【００１１】
【図１】本発明の一実施例である受波整相回路の回路構
成を示すブロック図である。
成を示すブロック図である。
【図２】実施例の回路構成におけるサンプリングタイミ
ングを示す図である。
ングを示す図である。
【図３】実施例の制御信号とドップラ信号の周波数の関
係を示す図である。
係を示す図である。
【図４Ａ】第１の可変遅延手段の回路構成例を示す図の
一部である。
一部である。
【図４Ｂ】第１の可変遅延手段の回路構成例を示す図の
他の一部である。
他の一部である。
【図５】第２の可変遅延手段の回路構成例を示す図であ
る。
る。
【図６】従来の制御信号とドップラ信号の周波数の関係
を示す図である。
を示す図である。
【図７】本発明を応用した超音波診断装置の構成例を示
す図である。
す図である。
Ａ１〜Ａｎ 受信素子からの増幅器出力端子 Ｂ１〜Ｂｎ 第１の可変遅延手段 Ｃ１−１〜Ｃｎ−３ サンプリングによる第２の可変遅
延手段 ＡＤＤ１〜ＡＤＤ３ 加算手段 Ｗ１〜Ｗｎ 切り換え手段 ＬＰＦ フィルタリング手段 ＰＧ クロック制御手段 １０ 配列素子 １１ 送波手段 １２ 受信増幅器 １３ 本発明に係る受波整相回路 １４ Ｂモード画像処理回路 １５ ドップラ信号処理回路 １６ ディスプレイ １７ 制御手段
延手段 ＡＤＤ１〜ＡＤＤ３ 加算手段 Ｗ１〜Ｗｎ 切り換え手段 ＬＰＦ フィルタリング手段 ＰＧ クロック制御手段 １０ 配列素子 １１ 送波手段 １２ 受信増幅器 １３ 本発明に係る受波整相回路 １４ Ｂモード画像処理回路 １５ ドップラ信号処理回路 １６ ディスプレイ １７ 制御手段
Claims (5)
- 【請求項１】 配列振動子の各素子の送波または受波信
号の振幅，位相を制御する超音波受波整相回路におい
て、サンプリング周期以内の遅延を行う第１の可変遅延
手段と、並列サンプリングによる遅延を行う第２の可変
遅延手段と、該第２の可変遅延手段の各出力を加算する
加算手段と、該加算手段出力を並直列変換する切り換え
手段と、該切り換え手段出力をフィルタリングする手段
と、前記第２の可変遅延手段の１相当たりのサンプリン
グ周波数の整数倍を、ドップラ中心周波数と一致させる
ように制御するクロック制御手段を有することを特徴と
する超音波受波整相回路。 - 【請求項２】 配列振動子の各素子の送波または受波信
号の振幅，位相を制御する超音波受波整相回路におい
て、サンプリング周期以内の遅延を行う第１の可変遅延
手段と、並列サンプリングによる遅延を行う第２の可変
遅延手段と、該第２の可変遅延手段の各出力を加算する
加算手段と、該加算手段出力を並直列変換する切り換え
手段と、該切り換え手段出力をフィルタリングする手段
と、前記第２の可変遅延手段の１相当たりのサンプリン
グ周波数の整数倍が、ドップラ信号帯域外となるように
制御するクロック制御手段を有することを特徴とする超
音波受波整相回路。 - 【請求項３】 前記第１の可変遅延手段として、タップ
付きＬＣ遅延線，ミキサ回路，サンプルホールド回路，
能動型ＣＲ遅延線，可変容量ダイオードを使ったＬＣ遅
延線のいずれかを用いることを特徴とする請求項１また
は２記載の超音波受波整相回路。 - 【請求項４】 前記サンプリングによる第２の可変遅延
手段として、サンプルホールド回路，スイッチドキャパ
シタ回路，ＣＣＤ回路，アナログ／デジタル変換器とラ
インメモリとデジタル／アナログ変換器から成る回路の
いずれかを用いることを特徴とする請求項１または２記
載の超音波受波整相回路。 - 【請求項５】 請求項１〜４のいずれかに記載の超音波
受波整相回路を用いて超音波ビームの偏向と収束を行
い、画像を再構成することを特徴とする超音波応用装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072438A JPH05329148A (ja) | 1991-03-12 | 1991-03-12 | 超音波受波整相回路およびこれを用いる装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072438A JPH05329148A (ja) | 1991-03-12 | 1991-03-12 | 超音波受波整相回路およびこれを用いる装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05329148A true JPH05329148A (ja) | 1993-12-14 |
Family
ID=13489303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3072438A Pending JPH05329148A (ja) | 1991-03-12 | 1991-03-12 | 超音波受波整相回路およびこれを用いる装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05329148A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009178261A (ja) * | 2008-01-29 | 2009-08-13 | Toshiba Corp | 超音波診断装置 |
-
1991
- 1991-03-12 JP JP3072438A patent/JPH05329148A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009178261A (ja) * | 2008-01-29 | 2009-08-13 | Toshiba Corp | 超音波診断装置 |
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