JPH0532770B2 - - Google Patents

Description

【発明の詳細な説明】 ［概要］ 複数の入出力装置をMPUで制御する割込み発
生制御システムに関し、 少ないハード量即ち簡単な構成で、応答性がよ
くきめ細かな信号判別を行い、あらゆる割込み発
生パターンを任意に設定することができ、しかも
判別結果を読出すこともできることを目的とし、 データバスを介してMPUと複数個の入出力装
置が接続されたシステムにおいて、データバス上
のデータを取込んで各入出力装置毎の信号変化を
検出してMPUに割込みをかける信号判別回路を
設け、MPUから該信号判別回路に対してその都
度基準データを与えることにより信号変化状態指
定を任意に行うことができるように構成する。

［産業上の利用分野］ 本発明は、複数の入出力装置をMPUで制御す
る割込み制御システムに関する。

複数の入出力装置を制御するシステムにおい
て、インタフエース上の信号変化を判別する場
合、MPU（マイクロプロセツサ）で判別してい
る。判別方法としては、複数の入出力装置の信号
変化をMPUで判別するソフトウエアの処理と、
ハードウエアで判別するハードの処理がある。

［従来の技術］ 第３図、第４図は、従来システムの構成図であ
る。第３図はソフトウエア的に信号判別処理を行
うシステムの例を示し、第４図はハードウエア的
に信号判別処理を行うシステムの例を示す。先
ず、第３図について説明する。MPU１と複数の
入出力装置２とはデータバス３を介して接続され
ている。具体的には、データバス３と入出力装置
２の間には、インタフエース動作を行うインタフ
エース信号表示回路４及びインタフエース・ドラ
イバ・レシーバ（以下単にDV／RVと略す）５
とが接続されている。６はMPU１の制御プログ
ラム等を格納するROM、７は入出力データ等を
一時的に格納するRAMである。MPU１、イン
タフエース信号表示回路４、DV／RV５、ROM
６及びRAM７とで制御装置１０を構成してい
る。

このように構成された装置において、各入出力
装置毎の信号は、DV／RV５→インタフエース
信号表示回路４を経てデータバス３に乗る。
MPU１はこのデータバス上に乗つてきたデータ
を直接あるいは一旦RAM７に格納した後、内部
に取込んでソフトウエア上の処理で信号変化を検
出する。検出は、取込んだデータと予め準備して
おいた基準データとを例えばビツト毎に比較する
ことにより行う。

次に、第４図について説明する。第３図と同一
のものは、同一の符号を付して示す。図に示すシ
ステムでは、インタフエース（iF）信号表示回路
１１に加えて信号変化をハード的に検出する判別
回路１２が、各入出力装置２毎に設けられてい
る。そして、各判別回路１２の出力はゲート１３
に集められ、該ゲート１３の出力がMPU１に対
する割込み信号REQとなつている。MPU１，
DV／RV５，ROM６，RAM７，インタフエー
ス信号表示回路１１，判別回路１２及びゲート１
３とで制御装置２０を構成している。

このように構成されたシステムにおいて、各入
出力装置２毎に設けられた判別回路１２がデータ
バス３上のデータを基準データと比較する。そし
て、比較の結果、信号変化が検出されたらゲート
１３にその旨の信号を送る。ゲート１３は、この
信号変化を検出するとMPU１に割込み信号REQ
を与える。MPU１は、割込み信号を受けると所
定の割込み処理を行う。

［発明が解決しようとする問題点］ 第３図に示すソフトウエアによる信号変化検出
法は、ハードの量が少なくて柔軟性に富んでい
る。しかしながら、ソフトウエア的に信号変化を
検出しているので、判別に時間がかかりすぎると
いう不具合がある。これに対し、第４図に示すハ
ードウエアによる信号変化検出法は、高速で信号
変化を検出することができる。しかしながら、判
別回路１２を各入出力装置毎に設ける必要がある
ので、ハードの量が増える他、信号線変化検出が
固定化されてしまうという不具合がある。以上よ
り、前者の場合には複数個の入出力装置を制御す
るにはMPUの負荷が重すぎ、後者の場合には複
数個の入出力装置毎にハードを必要とするので、
サポートできる台数が制限される。

本発明はこのような点に鑑みてなされたもので
あつて、前者の利点と後者の利点を合せ持つよう
なシステム、具体的には、少ないハード量即ち簡
単な構成で、応答性がよくきめ細かな信号判別を
行い、あらゆる割込み発生パターンを任意に設定
することができ、しかも判別結果を読出すことも
できる割込み発生制御システムを提供することを
目的としている。

［問題点を解決するための手段］ 第１図は、本発明の原理ブロツク図である。第
３図、第４図と同一のものは同一の符号を付して
示す。図において、２１はデータバス３上のデー
タを取込んで各入出力装置２毎の信号変化を検出
してMPU１に割込みをかける信号判別回路であ
る。データバス３と各入出力装置２間は、インタ
フエース信号表示回路１２を介して接続されてい
る。

システム全体としてみれば、信号判別回路２１
は全ての入出力装置２の信号変化を検出し、各入
出力装置２毎に設けられたインタフエース信号表
示回路１２はレジスタとみなすことができる。そ
して、信号判別回路２１は、信号変化を検出する
とMPU１に割込み信号を印加するようになつて
いる。この信号判別回路２１は、インタフエース
信号表示回路１２からデータバス３上に乗せられ
たデータをチエツクするときの基準となるデータ
が、データバス３上から取込まれ、セツトされる
基準フラグと、該基準フラグにセツトされたデー
タとインタフエース信号表示回路１２からデータ
バス３上に乗せられたデータとが同一であること
をチエツクするかどうかを示すデータが、データ
バス３上から取込まれ、セツトされる同一判定制
御フラグと、前記基準フラグにセツトされたデー
タとインタフエース信号表示回路１２からデータ
バス３上に乗せられたデータとが同一でないこと
をチエツクするかどうかを示すデータが、データ
バス３上から取込まれ、セツトされる変化判定制
御フラグと、インタフエース信号表示回路１２か
らデータバス３上に乗せられたデータ並びに前記
各フラグの出力を受け、インタフエース信号表示
回路１２からデータバス３上に乗せられたデータ
が前記基準フラグの出力と同一か同一でないかの
チエツクをビツト単位で行い、同一判定制御フラ
グに基づく比較にて同一との比較結果が得られる
か若しくは変化判定制御フラグに基づく比較にて
同一でないとの比較結果が得られると、肯定的判
定結果を該当ビツトについて出力する、ビツト毎
に設けられた判定回路と、該判定回路の各ビツト
毎の判定結果がセツトされる判定表示フラグと、
前記判定回路の何れかが前記肯定的判定結果を出
力するとMPU１に割込み信号を出力するゲート
と、から構成されている。尚、MPU１，データ
バス３，DV／RV５，ROM６，RAM７，信号
判別回路２１及びインタフエース信号表示回路１
２とで、制御装置３０を構成している。

［作用］ MPU１は、信号判別回路２１内の各フラグへ
のデータのセツトを予め行つた後、判定したい入
出力装置２に対応したインタフエース信号表示回
路１２を選択しそのデータのデータバス３上への
読出しを行う。これにより、所定の入出力装置２
のデータが、インタフエース信号表示回路１２を
経てデータバス３上に乗る。信号判別回路２１
は、データバス３上のデータを内部に取込んで基
準フラグのデータと比較し、信号変化の状態を検
出する。基準フラグにセツトされたデータとイン
タフエース信号表示回路１２からデータバス３上
に乗せられたデータとが同一であることをチエツ
クする場合（同一判定制御フラグに基づく比較の
場合）に、同一であるとの比較結果が得られる
と、判定回路が肯定的判定結果を該当ビツトにつ
いて出力するので、信号判別回路２１はMPU１
に割込み信号を与える。又、基準フラグにセツト
されたデータとインタフエース信号表示回路１２
からデータバス３上に乗せられたデータとが同一
でないことをチエツクする場合（変化判定制御フ
ラグに基づく比較の場合）も、同一でないとの比
較結果が得られると、判定回路が肯定的判定結果
を該当ビツトについて出力し、信号判別回路２１
はMPU１に割込み信号を与える。この割込み信
号を受けて、MPU１は割込みの内容に応じた割
込み処理を行う。この構成によれば、各フラグに
所望のデータをセツトすることにより、各ビツト
の一致／不一致のきめ細かな判定まで行えるの
で、あらゆる割込み発生パターンを任意に設定す
ることができる。しかも、その際、信号判別回路
２１は、入出力装置２の数に関係なく、同一の構
成の信号判別回路２１ひとつで足り、少ないハー
ド量即ち簡単な構成で済む。更に、MPU１は判
定表示フラグから判別結果を読出すことができ
る。

［実施例］ 以下、図面を参照して本発明の実施例に詳細に
説明する。

第２図は信号判別回路２１（第１図参照）の詳
細構成を示すブロツク図である。図において、４
１は後述の基準フラグ４３にセツトされたデータ
とインタフエース信号表示回路１２を経てデータ
バス３上に乗せられたＤ０〜Ｄ７の８ビツトの任
意データをチエツクするチエツクタイミング時
に、同一であるかをチエツクするためのデータを
セツト・イコール・チエツク・フラグ信号
（SECF）によりセツトする同一判定制御フラグ
である。そして、その出力をEF０〜EF７とす
る。SECFはMPUのアドレスと書込み／読出し
信号をデコードして作成される。

４２は後述の基準フラグ４３にセツトされたデ
ータとインタフエース信号表示回路１２を経てデ
ータバス３上に乗せられたＤ０〜Ｄ７の任意デー
タをチエツクするチエツクタイミング時に同一で
ないことをチエツクするためのデータをセツト・
チエンジ・チエツク・フラグ信号（SCCF）によ
りセツトする変化判定制御フラグである。そし
て、その出力をCF０〜CF７とする。SCCFは、
SECFと同様の工程で作成される。４３は、入出
力装置２からのＤ０〜Ｄ７の任意データをチエツ
クする場合の基準となるデータを、セツト・ベー
ス・チエツク・フラグ信号（SBCF）によりセツ
トする基準フラグである。そして、その出力を
BF０〜BF７とする。SBCFもSECFと同様にし
て作成される。ここで、５０〜５７は入出力装置
２からのＤ０〜Ｄ７の任意データをそれぞれビツ
ト毎に同一であるかそうでないかを判定する判定
回路である。以下、ビツト０の判定回路５０につ
いて詳細に説明し、５１〜５７については、５０
と全く同様であるのでその詳細説明は省略する。
判定回路５０は、ナンドゲート５０ａ，５０ｂ、
インバータ５０ｃ及びノアゲート５０ｄとで構成
されている。ナンドゲート５０ａには、データの
ビツトＤ０、基準フラグ４３出力のBF０ビツト、
同一判定制御フラグ４１出力のEF０ビツト及び
チエツクイネーブル信号（CEBL）が入力され、
ナンドゲート５０ｂにはデータビツトＤ０がイン
バータ５０ｃによつて反転された０、基準フラ
グ４３出力のBF０ビツト、変化判定制御フラグ
４２出力のCF０ビツトCEBLが入力されている。
ナンドゲート５０ａ，５０ｂの出力はゲート５０
ｄに入力され、該ゲート５０ｄの出力が判定回路
５０の出力となつている。

４４は、このようにして各判定回路５０〜５７
から出力される信号を受ける判定表示フラグ、４
５は該判定表示フラグ４４の８ビツト出力を受け
て割込み信号REQを出力するゲート、６０〜６
７は判定表示フラグ４４の出力をビツト毎に受け
るトライステートのバツフアである。これらバツ
フア６０〜６７にはチエツク・シグナル・フラ
グ・リード信号（CSFR）が制御信号として共通
入力されている。そして、バツフア６０〜６７の
出力Ｄ０〜Ｄ７はMPUに与えられる。このよう
に構成された回路の動作を説明すれば、以下のと
おりである。

MPU（図示せず。以下同じ。第１図のMPU１
のこと）より、同一判定制御フラグ４１、変化判
定制御フラグ４２及び基準フラグ４３にそれぞれ
のデータをセツトする。具体的にはデータＤ０〜
Ｄ７に目的とするデータを与えておき、SECF，
SCCF及びSBCFをそれぞれのフラグに印加して
その時のＤ０〜Ｄ７データをラツチする。

例えばＤ０ビツトの任意レジスタ（Ｉ／Ｏポー
ト０表示レジスタ。具体的には第１図のインタフ
エース信号表示回路１２の何れかを指す）の不一
致のみを検出する場合、同一判定制御フラグ４１
に＃00（＃は16進を表わす。以下同じ）を、変化
判定制御フラグ４２に＃01を、基準フラグ４３に
旧Ｉ／Ｏポート表示レジスタの内容（例えば
＃01）をそれぞれセツトする。

この状態で、データバス３（第１図参照）上に
接続された判定したいＩ／Ｏポート表示レジスタ
をMPUよりアクセスし、そのデータをデータバ
ス３に乗せる。データバス３上のデータＤ０〜Ｄ
７はビツト毎に判定回路５０〜５７に入る。つま
りＤ０が判定回路５０に、Ｄ１が判定回路５１に
という具合に入力される。例えば、Ｉ／Ｏポート
表示レジスタのビツト０が“０”であつたものと
すると、変化判定制御フラグ４２に基づく比較
（CF０〜CF７の内の“１”のビツトについての
み実際の比較がなされることになる）において
は、インバータ５０ｃの出力が“１”となり、ナ
ンドゲート５０ｂの入力は全て“１”になる。そ
こで、チエツクイネーブル信号CEBLが入力され
た時点でナンドゲート５０ｂの出力が“０”にな
り、不一致を検出する。

一方、同一判定制御フラグ４１に基づく比較
（EF０〜EF７の内の“１”のビツトについての
み実際の比較がなされることになる）において
は、ナンドゲート５０ａの出力は“１”となり、
一致は検出されない。しかし、ナンドゲート５０
ｂで不一致が検出されたことで、判定回路５０か
らは肯定的判定結果（一致若しくは不一致の何れ
かが検出されたとの判定結果）が出力されること
になる。即ち、ナンドゲート５０ｂの“０”出力
はノアゲート５０ｄを介して判定表示フラグ４４
にセツトされる。そして、該判定表示フラグ４４
の出力は全てのビツトがゲート４５に入り、該ゲ
ート４５からMPUに割込み信号REQ（“０”レベ
ル）が出力される。なお、判定表示フラグ４４の
全ビツトの内容は、CSFRをトライステートバツ
フア６０〜６７に与えることにより、Ｄ０〜Ｄ７
としてMPUに読込ませることもできる。この後、
判定表示フラグ４４はリセツトされる。

本発明によれば、各Ｉ／Ｏポート表示レジスタ
（インタフエース信号表示回路）毎に、その比較
すべき基準データを基準フラグに与え、所望のデ
ータを同一判定制御フラグと変化判定制御フラグ
に与えてやることにより、当該Ｉ／Ｏポートのア
クセスデータとの一致・不一致をビツト単位で比
較し、その結果に基づいてMPUに割込みをかけ
ている。従つて、各ビツトの一致と不一致のきめ
細かな判定まで行えるので、あらゆる割込み発生
パターンを任意に設定することができる。しか
も、その際、信号判別回路は、入出力装置の数に
関係なく、同一の構成の信号判別回路ひとつで足
り、少ないハード量即ち簡単な構成で済む。更
に、MPUは、判定表示フラグから判別結果を読
出すことができる。又、データの判別動作はソフ
トウエア的でなく信号判別回路で行うので高速動
作が可能となる。

上述の説明では、割込み発生パターンを、基準
データのセツトにより任意に可変することができ
る場合について説明した。ここで、ビツト判定を
固定させた場合、同一判定制御フラグ、変化判定
制御フラグ及び基準フラグを同一アドレスとする
ことにより、更に高速判定が可能となる。また、
判定表示フラグを読出すことにより、各フラグを
全てリセツトするという拡張使用法も考えられ
る。

［発明の効果］ 以上詳細に説明したように、本発明によれば、
基準となるデータを基準フラグに、所望のデータ
を同一判定制御フラグと変化判定制御フラグに、
データバスを介して任意にセツトすることによ
り、基準フラグにセツトされたデータとインタフ
エース信号表示回路からデータバス上に乗せられ
たデータとの一致及び不一致の双方を、ビツト単
位まできめ細かに判定でき、あらゆる割込み発生
パターンを任意に設定することができる。しかも
その際、信号判別回路は、データバス上に乗せら
れたデータを判別するものであるため、入出力装
置の数に関係なく同一の構成の信号判別回路ひと
つで足り、割込みシステム全体の構成が簡単にな
る。更に、応答性がよい信号判別を行え、、又、
判定表示フラグから判別結果を読出すことができ
るし、データの判別動作はソフトウエア的でなく
信号判別回路で行うので高速動作が可能となる。

【図面の簡単な説明】

第１図は本発明の原理ブロツク図、第２図は信
号判別回路の詳細構成を示すブロツク図、第３
図、第４図は従来システムの構成例を示す図であ
る。 第１図において、１はMPU、２は入出力装置、
３はデータバス、５はドライバ・レシーバ、６は
ROM、７はRAM、１２はインタフエース信号
表示回路、２１は信号判別回路である。

Claims (1)

1. 【特許請求の範囲】 １ データバス３を介してMPU１と複数個の入
   出力装置２が接続されたシステムにおいて、 各入出力装置２毎にインタフエース信号表示回
   路１２を設けると共に、各インタフエース信号表
   示回路１２からデータバス３上に乗せられたデー
   タを取込んで各入出力装置２毎の信号変化の状態
   を検出してMPU１に割込みをかける信号判別回
   路２１を設け、 前記信号判別回路２１を、 前記インタフエース信号表示回路１２からデー
   タバス３上に乗せられたデータをチエツクすると
   きの基準となるデータが、データバス３上から取
   込まれ、セツトされる基準フラグ４３と、 該基準フラグ４３にセツトされたデータと前記
   インタフエース信号表示回路１２からデータバス
   ３上に乗せられたデータとが同一であることをチ
   エツクするかどうかを示すデータが、データバス
   ３上から取込まれ、セツトされる同一判定制御フ
   ラグ４１と、 前記基準フラグ４３にセツトされたデータと前
   記インタフエース信号表示回路１２からデータバ
   ス３上に乗せられたデータとが同一でないことを
   チエツクするかどうかを示すデータが、データバ
   ス３上から取込まれ、セツトされる変化判定制御
   フラグ４２と、 前記インタフエース信号表示回路１２からデー
   タバス３上に乗せられたデータ並びに前記各フラ
   グ４１，４２，４３の出力を受け、前記インタフ
   エース信号表示回路１２からデータバス３上に乗
   せられたデータが前記基準フラグ４３の出力と同
   一か同一でないかのチエツクをビツト単位で行
   い、同一判定制御フラグ４１に基づく比較にて同
   一との比較結果が得られるか若しくは変化判定制
   御フラグ４２に基づく比較にて同一でないとの比
   較結果が得られると、肯定的判定結果を該当ビツ
   トについて出力する、ビツト毎に設けられた判定
   回路５０〜５７と、 該判定回路５０〜５７の各ビツト毎の判定結果
   がセツトされる判定表示フラグ４４と、 前記判定回路５０〜５７の何れかが前記肯定的
   判定結果を出力するとMPU１に割込み信号を出
   力するゲート４５と、 から構成し、 MPU１は、前記信号判別回路２１内の各フラ
   グ４１，４２，４３へのデータのセツトと、判定
   したい入出力装置２に対応したインタフエース信
   号表示回路１２を選択しそのデータのデータバス
   ３上への読出しを行うように構成したことを特徴
   とする割込み発生制御システム。