JPH05327457A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05327457A JPH05327457A JP4132336A JP13233692A JPH05327457A JP H05327457 A JPH05327457 A JP H05327457A JP 4132336 A JP4132336 A JP 4132336A JP 13233692 A JP13233692 A JP 13233692A JP H05327457 A JPH05327457 A JP H05327457A
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- JP
- Japan
- Prior art keywords
- output
- signal
- terminal
- test enable
- data input
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 ＬＳＩの動作試験を行う場合に、出力値の同
時動作による動作不良になることを防ぐ。 【構成】 変調制御回路１６は、テストイネーブル入力
端子１１に印加されるテストイネーブル信号ＴＥによ
り、出力トランジスタ対１３、１４に対して変調を加
え、これらの出力トランジスタ対の立ち上がり、立ち下
がり時間を可変する回路である。テスト時には、テスト
イネーブル信号ＴＥが“Ｈｉｇｈ”入力され、出力トラ
ンジスタ対（Ｂ）１４が充電放電側共に“ＯＦＦ”し、
出力端子１５の出力ＤＯに対し、データ入力端子１２の
データ入力ＤＩの変化に対する充放電能力が低下する。
時動作による動作不良になることを防ぐ。 【構成】 変調制御回路１６は、テストイネーブル入力
端子１１に印加されるテストイネーブル信号ＴＥによ
り、出力トランジスタ対１３、１４に対して変調を加
え、これらの出力トランジスタ対の立ち上がり、立ち下
がり時間を可変する回路である。テスト時には、テスト
イネーブル信号ＴＥが“Ｈｉｇｈ”入力され、出力トラ
ンジスタ対（Ｂ）１４が充電放電側共に“ＯＦＦ”し、
出力端子１５の出力ＤＯに対し、データ入力端子１２の
データ入力ＤＩの変化に対する充放電能力が低下する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、半導体装置による出力バッファの回路構成方式に関
する。
に、半導体装置による出力バッファの回路構成方式に関
する。
【０００２】
【従来の技術】従来の出力バッファは、例えばＣＭＯＳ
レベル、ＴＴＬレベル等による出力レベルによる回路タ
イプ、または例えば４ｍＡタイプ、２４ｍＡタイプ等の
駆動電流による回路タイプがゲートアレイなどのセミカ
スタムＬＳＩに用意されていた。
レベル、ＴＴＬレベル等による出力レベルによる回路タ
イプ、または例えば４ｍＡタイプ、２４ｍＡタイプ等の
駆動電流による回路タイプがゲートアレイなどのセミカ
スタムＬＳＩに用意されていた。
【０００３】また、出力同時動作軽減の為に出力電流が
大きいにもかかわらず、出力信号の立ち上がり、立ち下
がり時間が大きい低スルーレートバッファ回路を用いた
出力バッファも近年同様に用意されてきた。
大きいにもかかわらず、出力信号の立ち上がり、立ち下
がり時間が大きい低スルーレートバッファ回路を用いた
出力バッファも近年同様に用意されてきた。
【０００４】しかしながら、スルーレートバッファはｔ
ａｄ（遅延値）が遅いという欠点があった。
ａｄ（遅延値）が遅いという欠点があった。
【０００５】
【発明が解決しようとする課題】近年、ますます大規模
化、複雑論理化を増す集積回路において、故障検出率を
向上させる動作試験パターンを生成する場合、ＡＴＧ
（Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｐａｔｔｅｒｎ Ｇ
ｅｖｅｒａｔｏｒ：以後ＡＴＧと呼称する）を使用する
場合が多くなってきた。
化、複雑論理化を増す集積回路において、故障検出率を
向上させる動作試験パターンを生成する場合、ＡＴＧ
（Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｐａｔｔｅｒｎ Ｇ
ｅｖｅｒａｔｏｒ：以後ＡＴＧと呼称する）を使用する
場合が多くなってきた。
【０００６】しかしながら、ＡＴＧは出力の同時動作数
等を考慮していないのが通常であり、マスタスライス方
式のゲートアレイ等では従来技術で説明した出力バッフ
ァ回路しか用意しておらず、かつ固定のＩ／Ｏ部電源ラ
インしかもち合わせていないために、ＡＴＧを使用した
テストパターンにおいて、同時動作による不具合がウェ
ハ時のプロービング試験及び組立後の選別試験時に起き
ていた。
等を考慮していないのが通常であり、マスタスライス方
式のゲートアレイ等では従来技術で説明した出力バッフ
ァ回路しか用意しておらず、かつ固定のＩ／Ｏ部電源ラ
インしかもち合わせていないために、ＡＴＧを使用した
テストパターンにおいて、同時動作による不具合がウェ
ハ時のプロービング試験及び組立後の選別試験時に起き
ていた。
【０００７】低スルーレートバッファを用いると、ＡＣ
時に遅くなるという課題があった。
時に遅くなるという課題があった。
【０００８】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な半導体
装置を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な半導体
装置を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成する為
に、本発明に係る半導体装置による出力バッファ回路
は、データ入力端子及びテストイネーブル入力端子、デ
ータ出力端子を有し、テストイネーブル端子に対してテ
ストイネーブル状態の信号を加えることによりデータ入
力に対するデータ出力の立ち上がり、立ち下がりの時間
を遅らせる為の出力端子に接続される１個または複数個
の出力トランジスタと、この出力トランジスタに対し入
力データ信号を変調制御する、変調制御回路を備えて構
成される。
に、本発明に係る半導体装置による出力バッファ回路
は、データ入力端子及びテストイネーブル入力端子、デ
ータ出力端子を有し、テストイネーブル端子に対してテ
ストイネーブル状態の信号を加えることによりデータ入
力に対するデータ出力の立ち上がり、立ち下がりの時間
を遅らせる為の出力端子に接続される１個または複数個
の出力トランジスタと、この出力トランジスタに対し入
力データ信号を変調制御する、変調制御回路を備えて構
成される。
【００１０】
【実施例】次に本発明をその好ましい各実施例について
図面を参照しながら具体的に説明する。
図面を参照しながら具体的に説明する。
【００１１】図１は本発明による第１の実施例を示す回
路構成図である。
路構成図である。
【００１２】図１を参照するに、本発明による第１の実
施例は、充電用、放電用トランジスタ対を２組（Ａ１
３、Ｂ１４）及び変調制御回路１６を具備している。出
力トランジスタ対（Ａ）１３に対しては、インバータを
通してデータ信号ＤＩを伝搬させ、もう一方のトランジ
スタ対（Ｂ）１４に対しては、テストイネーブル信号Ｔ
Ｅがイネーブル状態（本実施例ではＴＥが“Ｈｉｇ
ｈ”）になると、出力トランジスタ対１４は共に“ＯＦ
Ｆ”してしまい、Ｈｉｇｈ−Ｚ（インピーダンス）状態
となり、入力データＤＩが変化しても動作しない。即
ち、テストイネーブル信号ＴＥが“Ｈｉｇｈ”になる
と、出力トランジスタ対（Ｂ）１４が“ＯＦＦ”にな
り、出力端子１５の出力ＤＯに対してデータ入力端子１
２のデータ入力ＤＩの変化に対する充放電能力（駆動
力）が低下し、立ち上がり、立ち下がり時間が長くな
る。
施例は、充電用、放電用トランジスタ対を２組（Ａ１
３、Ｂ１４）及び変調制御回路１６を具備している。出
力トランジスタ対（Ａ）１３に対しては、インバータを
通してデータ信号ＤＩを伝搬させ、もう一方のトランジ
スタ対（Ｂ）１４に対しては、テストイネーブル信号Ｔ
Ｅがイネーブル状態（本実施例ではＴＥが“Ｈｉｇ
ｈ”）になると、出力トランジスタ対１４は共に“ＯＦ
Ｆ”してしまい、Ｈｉｇｈ−Ｚ（インピーダンス）状態
となり、入力データＤＩが変化しても動作しない。即
ち、テストイネーブル信号ＴＥが“Ｈｉｇｈ”になる
と、出力トランジスタ対（Ｂ）１４が“ＯＦＦ”にな
り、出力端子１５の出力ＤＯに対してデータ入力端子１
２のデータ入力ＤＩの変化に対する充放電能力（駆動
力）が低下し、立ち上がり、立ち下がり時間が長くな
る。
【００１３】テストイネーブル信号ＴＥが“Ｌｏｗ”の
ときには、データ入力信号ＤＩにより各トランジスタ対
１３、１４は、アクティブ状態となり、充放電動作を行
う。
ときには、データ入力信号ＤＩにより各トランジスタ対
１３、１４は、アクティブ状態となり、充放電動作を行
う。
【００１４】図２は本発明による第２の実施例を示す回
路構成図であり、出力バッファの論理が通常トライステ
ート状態（Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈ−Ｚ）をもつ場
合の例であり、ＤＩはデータ入力、ＴＥはテストイネー
ブル信号、Ｅはイネーブル信号であり、テストイネーブ
ル信号ＴＥが“Ｈｉｇｈ”、イネーブル信号Ｅが“Ｌｏ
ｗ”のときにトランジスタ対（Ｂ）２５は、共に“ＯＦ
Ｆ”状態となり、データ入力信号ＤＩにより出力ＤＯに
対し、トランジスタ対（Ａ）２４は充放電を行う。
路構成図であり、出力バッファの論理が通常トライステ
ート状態（Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈ−Ｚ）をもつ場
合の例であり、ＤＩはデータ入力、ＴＥはテストイネー
ブル信号、Ｅはイネーブル信号であり、テストイネーブ
ル信号ＴＥが“Ｈｉｇｈ”、イネーブル信号Ｅが“Ｌｏ
ｗ”のときにトランジスタ対（Ｂ）２５は、共に“ＯＦ
Ｆ”状態となり、データ入力信号ＤＩにより出力ＤＯに
対し、トランジスタ対（Ａ）２４は充放電を行う。
【００１５】図３及び図４は本発明による第３の実施例
を示し、図３は回路構成図、図４は図３の回路におい
て、テストイネーブル信号ＴＥを“Ｈｉｇｈ”としてイ
ネーブル状態とした時の出力バッファの回路内部信号
Ｘ、Ｙのデータ入力変化時のタイムチャートである。
を示し、図３は回路構成図、図４は図３の回路におい
て、テストイネーブル信号ＴＥを“Ｈｉｇｈ”としてイ
ネーブル状態とした時の出力バッファの回路内部信号
Ｘ、Ｙのデータ入力変化時のタイムチャートである。
【００１６】図３、図４において、変調回路３４が働
き、充電側トランジスタのゲート入力Ｘ信号を駆動する
回路はテストイネーブル時に放電能力が小さくなり、ま
た放電側トランジスタのゲート入力Ｙ信号を駆動するト
ランジスタでは、充電側能力が小さくなり、テスト時に
おいて、ＤＯ出力信号の立ち上がり、立ち下がり時間共
に遅くなる。
き、充電側トランジスタのゲート入力Ｘ信号を駆動する
回路はテストイネーブル時に放電能力が小さくなり、ま
た放電側トランジスタのゲート入力Ｙ信号を駆動するト
ランジスタでは、充電側能力が小さくなり、テスト時に
おいて、ＤＯ出力信号の立ち上がり、立ち下がり時間共
に遅くなる。
【００１７】
【発明の効果】以上説明したように、本発明の出力バッ
ファを使用した場合、テスト時において出力バッファの
過渡変化時間が遅れることが期待可能ということは明白
であり、出力が同時に変化したとしても、時間あたりの
出力トランジスタの充電、放電能力が小さくなるため
に、出力同時動作による不具合を減少させることがで
き、実使用環境とメーカ（製造）側でのテスト環境の差
を埋め動作試験を可能にするという効果が得られる。
ファを使用した場合、テスト時において出力バッファの
過渡変化時間が遅れることが期待可能ということは明白
であり、出力が同時に変化したとしても、時間あたりの
出力トランジスタの充電、放電能力が小さくなるため
に、出力同時動作による不具合を減少させることがで
き、実使用環境とメーカ（製造）側でのテスト環境の差
を埋め動作試験を可能にするという効果が得られる。
【図１】本発明による第１の実施例（出力バッファ回
路）を示す回路構成図である。
路）を示す回路構成図である。
【図２】本発明による第２の実施例（トライステート型
出力バッファ回路）を示す回路構成図である。
出力バッファ回路）を示す回路構成図である。
【図３】本発明による第３の実施例（出力バッファ回
路）を示す回路構成図である。
路）を示す回路構成図である。
【図４】図３に示した第３の実施例の動作補足説明図
（テストイネーブル時のデータ入力と、中間ノード（Ｘ
ノード、Ｙノード）変化）である。
（テストイネーブル時のデータ入力と、中間ノード（Ｘ
ノード、Ｙノード）変化）である。
１１…テストイネーブル信号（ＴＥ）入力端子 １２…データ信号（ＤＩ）入力端子 １３…出力トランジスタ対Ａ １４…出力トランジスタ対Ｂ １５…出力信号（ＤＯ）端子 １６…変調制御回路 ２１…イネーブル信号（Ｅ）入力端子 ２２…データ信号（ＤＩ）入力端子 ２３…テストイネーブル信号（ＴＥ）入力端子 ２４…出力信号（ＤＯ）端子 ２５…出力トランジスタ対Ａ ２６…出力トランジスタ対Ｂ ３１…データ信号（ＤＩ）入力端子 ３２…テストイネーブル信号（ＴＥ）入力端子 ３３…出力信号（ＤＯ）端子 ３４…変調制御回路
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0948
Claims (1)
- 【請求項１】 テストイネーブル信号入力端子及びデー
タ入力信号端子を有し、かつ出力端子に充電または放電
するための１個または複数個の出力トランジスタを有
し、かつテストイネーブル信号の制御によりデータ入力
信号の前記出力トランジスタへの伝搬を変調制御を行う
変調制御回路を有し、テストイネーブル信号をイネーブ
ルにすることにより出力波形の立ち上がり、立ち下がり
時間を大きくすることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132336A JPH05327457A (ja) | 1992-05-25 | 1992-05-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132336A JPH05327457A (ja) | 1992-05-25 | 1992-05-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05327457A true JPH05327457A (ja) | 1993-12-10 |
Family
ID=15078951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4132336A Pending JPH05327457A (ja) | 1992-05-25 | 1992-05-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05327457A (ja) |
-
1992
- 1992-05-25 JP JP4132336A patent/JPH05327457A/ja active Pending
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