JPH05326690A - 素子分離領域形成方法及び半導体装置の製造方法並びに半導体装置 - Google Patents
素子分離領域形成方法及び半導体装置の製造方法並びに半導体装置Info
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- JPH05326690A JPH05326690A JP14684292A JP14684292A JPH05326690A JP H05326690 A JPH05326690 A JP H05326690A JP 14684292 A JP14684292 A JP 14684292A JP 14684292 A JP14684292 A JP 14684292A JP H05326690 A JPH05326690 A JP H05326690A
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Abstract
(57)【要約】
【目的】溝部（トレンチ）を形成した後の半導体基板の
表面を一層平滑化することが可能な半導体基板における
素子分離領域の形成方法、及び半導体装置の製造方法並
びにかかる方法によって形成された半導体装置を提供す
る。 【構成】素子分離領域の形成方法は、（イ）半導体基板
10に、絶縁膜よりも硬い金属膜12を形成した後、金属膜
をパターニングし、（ロ）パターニングされた金属膜を
マスクとして半導体基板10をエッチングし、半導体基板
に溝部14を形成し、（ハ）溝部内及び金属膜上に絶縁膜
16を形成し、（ニ）金属膜をストッパー層として、金属
膜上に形成された絶縁膜16を回転研磨法にて除去する工
程から成る。半導体装置の製造方法は、更に、（ホ）ゲ
ート電極領域及びソース／ドレイン領域を形成し、次い
で、ゲート電極領域の上に金属層を形成した後、全面に
層間絶縁層を形成し、（ヘ）金属層をストッパー層とし
て、金属層上に形成された層間絶縁層を回転研磨法にて
除去し、層間絶縁層を平坦化する工程から成る。
表面を一層平滑化することが可能な半導体基板における
素子分離領域の形成方法、及び半導体装置の製造方法並
びにかかる方法によって形成された半導体装置を提供す
る。 【構成】素子分離領域の形成方法は、（イ）半導体基板
10に、絶縁膜よりも硬い金属膜12を形成した後、金属膜
をパターニングし、（ロ）パターニングされた金属膜を
マスクとして半導体基板10をエッチングし、半導体基板
に溝部14を形成し、（ハ）溝部内及び金属膜上に絶縁膜
16を形成し、（ニ）金属膜をストッパー層として、金属
膜上に形成された絶縁膜16を回転研磨法にて除去する工
程から成る。半導体装置の製造方法は、更に、（ホ）ゲ
ート電極領域及びソース／ドレイン領域を形成し、次い
で、ゲート電極領域の上に金属層を形成した後、全面に
層間絶縁層を形成し、（ヘ）金属層をストッパー層とし
て、金属層上に形成された層間絶縁層を回転研磨法にて
除去し、層間絶縁層を平坦化する工程から成る。
Description
【０００１】
【産業上の利用分野】本発明は、素子分離領域形成方法
及び半導体装置の製造方法並びに半導体装置に関する。
及び半導体装置の製造方法並びに半導体装置に関する。
【０００２】
【従来の技術】近年、半導体装置の大容量化が進むにつ
れて、半導体素子の面積が縮小化しつつある。それに伴
い、配線層等の多層化が進み、その結果、半導体素子の
起伏（凹凸）が大きくなっている。このため、下地の段
差に起因した配線層の段差切れを防止するために配線層
を形成すべき下地の平坦化を行う必要がある。従来、素
子分離領域を形成するためにＬＯＣＯＳ法が用いられて
いるが、酸化膜から成る素子分離領域は半導体基板表面
から盛り上がっているため、このＬＯＣＯＳ法では半導
体基板表面の平坦化が得られない。
れて、半導体素子の面積が縮小化しつつある。それに伴
い、配線層等の多層化が進み、その結果、半導体素子の
起伏（凹凸）が大きくなっている。このため、下地の段
差に起因した配線層の段差切れを防止するために配線層
を形成すべき下地の平坦化を行う必要がある。従来、素
子分離領域を形成するためにＬＯＣＯＳ法が用いられて
いるが、酸化膜から成る素子分離領域は半導体基板表面
から盛り上がっているため、このＬＯＣＯＳ法では半導
体基板表面の平坦化が得られない。
【０００３】そこで、近年、トレンチアイソレーション
法が注目されている（例えば、文献、「Submicron Mech
anically Planarized Shallow Trench Isolation With
Field Shiels」, W.S. Lindenberger, et al., 1991 Sy
mposium of VLSI TechnologyDigest of Technical Pape
rs, pp89-90 を参照）。トレンチアイソレーション法と
は、半導体基板に形成した溝部（トレンチ）に絶縁材料
を埋め込んで素子分離領域を形成する技術である。この
トレンチアイソレーション法においては、絶縁材料で溝
部を埋め込んだ後、溝部以外に堆積した絶縁材料を除去
して平坦化する必要がある。従来のトレンチアイソレー
ション法の概要を、図８を参照して、以下、説明する。
法が注目されている（例えば、文献、「Submicron Mech
anically Planarized Shallow Trench Isolation With
Field Shiels」, W.S. Lindenberger, et al., 1991 Sy
mposium of VLSI TechnologyDigest of Technical Pape
rs, pp89-90 を参照）。トレンチアイソレーション法と
は、半導体基板に形成した溝部（トレンチ）に絶縁材料
を埋め込んで素子分離領域を形成する技術である。この
トレンチアイソレーション法においては、絶縁材料で溝
部を埋め込んだ後、溝部以外に堆積した絶縁材料を除去
して平坦化する必要がある。従来のトレンチアイソレー
ション法の概要を、図８を参照して、以下、説明する。
【０００４】［工程−１０］半導体基板５０上に薄いＳ
ｉＯ2膜５２及びＳｉＮ膜５４を形成した後、フォトリ
ソグラフィ法にてパターニングを行い、エッチングによ
って溝部（トレンチ）５６を形成する（図８の（Ａ）参
照）。
ｉＯ2膜５２及びＳｉＮ膜５４を形成した後、フォトリ
ソグラフィ法にてパターニングを行い、エッチングによ
って溝部（トレンチ）５６を形成する（図８の（Ａ）参
照）。
【０００５】［工程−２０］次に、熱酸化によって溝部
５６内に酸化膜を形成する。その後、溝部５６内にＣＶ
Ｄ等によってＳｉＯ2から成る絶縁膜５８を堆積させ
る。この時、溝部５６以外の部分にも絶縁膜５８が形成
される（図８の（Ｂ）参照）。
５６内に酸化膜を形成する。その後、溝部５６内にＣＶ
Ｄ等によってＳｉＯ2から成る絶縁膜５８を堆積させ
る。この時、溝部５６以外の部分にも絶縁膜５８が形成
される（図８の（Ｂ）参照）。
【０００６】［工程−３０］次いで、溝部５６以外の部
分に形成されたＳｉＯ2から成る絶縁膜５８を研磨法に
より除去して、半導体基板を平坦化する（図８の（Ｃ）
参照）。
分に形成されたＳｉＯ2から成る絶縁膜５８を研磨法に
より除去して、半導体基板を平坦化する（図８の（Ｃ）
参照）。
【０００７】このような従来のトレンチアイソレーショ
ン法において、埋め込み材料としてＳｉＯ2から成る絶
縁膜を用いた場合、研磨法におけるストッパー層とし
て、ＳｉＯ2より研磨速度の遅いＳｉＮを用いることに
より、半導体基板の平坦化が可能となる。この手法は、
トレンチアイソレーション法以外にも、例えば、層間絶
縁層の平坦化プロセスに応用されている。
ン法において、埋め込み材料としてＳｉＯ2から成る絶
縁膜を用いた場合、研磨法におけるストッパー層とし
て、ＳｉＯ2より研磨速度の遅いＳｉＮを用いることに
より、半導体基板の平坦化が可能となる。この手法は、
トレンチアイソレーション法以外にも、例えば、層間絶
縁層の平坦化プロセスに応用されている。
【０００８】
【発明が解決しようとする課題】このトレンチアイソレ
ーション法を各種半導体装置の製造プロセスにて用いる
場合、研磨法で除去すべきＳｉＯ2から成る絶縁膜は、
半導体基板より硬いため削りにくい。そこで、ストッパ
ー層として半導体基板上にＳｉＮ膜５４を形成する。そ
して、ストッパー層としての役目が終わった後に、Ｓｉ
Ｎ膜５４を除去する必要がある。ＳｉＮは、約１５０°
Ｃに熱した熱燐酸に浸漬することによって除去可能であ
る。しかしながら、このようにして、ＳｉＮを厚さ１０
０ｎｍ程、熱燐酸によってエッチングすると、ＳｉＯ2
から成る絶縁膜５８も２０ｎｍ程度エッチングされてし
まい、その結果、絶縁膜５８が薄くなる問題を有する
（図９参照）。
ーション法を各種半導体装置の製造プロセスにて用いる
場合、研磨法で除去すべきＳｉＯ2から成る絶縁膜は、
半導体基板より硬いため削りにくい。そこで、ストッパ
ー層として半導体基板上にＳｉＮ膜５４を形成する。そ
して、ストッパー層としての役目が終わった後に、Ｓｉ
Ｎ膜５４を除去する必要がある。ＳｉＮは、約１５０°
Ｃに熱した熱燐酸に浸漬することによって除去可能であ
る。しかしながら、このようにして、ＳｉＮを厚さ１０
０ｎｍ程、熱燐酸によってエッチングすると、ＳｉＯ2
から成る絶縁膜５８も２０ｎｍ程度エッチングされてし
まい、その結果、絶縁膜５８が薄くなる問題を有する
（図９参照）。
【０００９】また、ＳｉＮは１０9Ｐａ程度のストレス
を有しているので、半導体基板５０上に形成されたＳｉ
Ｎ層５４からのストレスの影響で、半導体基板５０上に
結晶欠陥６０を生じるといった問題も有する（図１０の
（Ａ）参照）。このような結晶欠陥６０が生じた半導体
基板上に、例えばＭＯＳトランジスタを形成した場合、
接合リーク等が増大し、半導体素子の特性を劣化させる
問題がある（図１０の（Ｂ）参照）。
を有しているので、半導体基板５０上に形成されたＳｉ
Ｎ層５４からのストレスの影響で、半導体基板５０上に
結晶欠陥６０を生じるといった問題も有する（図１０の
（Ａ）参照）。このような結晶欠陥６０が生じた半導体
基板上に、例えばＭＯＳトランジスタを形成した場合、
接合リーク等が増大し、半導体素子の特性を劣化させる
問題がある（図１０の（Ｂ）参照）。
【００１０】更に、各種半導体装置、例えばメモリー素
子において、メモリー部分以外の周辺回路に含まれるス
トッパー層の面積が、メモリー素子全体の面積と比較し
て小さい場合には、周辺回路に含まれるストッパー層に
研磨時の研磨圧力が集中する。そのため、研磨速度が速
くなり、周辺回路に含まれるストッパー層だけでは研磨
時のストッパーとしての機能を十分果たさなくなり、孤
立した回路パターン部における溝部の絶縁膜５８Ａが削
りとられ、本来のストッパー層としての役割を充分発揮
しないという問題もある（図１１参照）。それ故、全体
の面積に対してストッパー層の面積比を小さくせざるを
得ない回路パターンにおいても、良好な研磨法による平
坦化技術が所望されている。
子において、メモリー部分以外の周辺回路に含まれるス
トッパー層の面積が、メモリー素子全体の面積と比較し
て小さい場合には、周辺回路に含まれるストッパー層に
研磨時の研磨圧力が集中する。そのため、研磨速度が速
くなり、周辺回路に含まれるストッパー層だけでは研磨
時のストッパーとしての機能を十分果たさなくなり、孤
立した回路パターン部における溝部の絶縁膜５８Ａが削
りとられ、本来のストッパー層としての役割を充分発揮
しないという問題もある（図１１参照）。それ故、全体
の面積に対してストッパー層の面積比を小さくせざるを
得ない回路パターンにおいても、良好な研磨法による平
坦化技術が所望されている。
【００１１】従って、本発明の目的は、従来のトレンチ
アイソレーション法で述べた問題点を解決することがで
き、溝部（トレンチ）を形成した後の半導体基板の表面
を一層平滑化することが可能であり、半導体基板に欠陥
を生じさせることがなく、半導体基板に形成された回路
パターンへの依存性が少ない、半導体基板における素子
分離領域の形成方法、及び半導体装置の製造方法並びに
かかる方法によって形成された半導体装置を提供するこ
とにある。
アイソレーション法で述べた問題点を解決することがで
き、溝部（トレンチ）を形成した後の半導体基板の表面
を一層平滑化することが可能であり、半導体基板に欠陥
を生じさせることがなく、半導体基板に形成された回路
パターンへの依存性が少ない、半導体基板における素子
分離領域の形成方法、及び半導体装置の製造方法並びに
かかる方法によって形成された半導体装置を提供するこ
とにある。
【００１２】
【課題を解決するための手段】上記の目的は、半導体基
板に形成された溝部内に絶縁膜を形成することによって
素子分離領域を形成する素子分離領域形成方法であっ
て、以下の特徴を有する本発明の方法によって達成する
ことができる。即ち、 （イ）半導体基板に、絶縁膜よりも硬い金属膜を形成し
た後、金属膜をパターニングする工程 （ロ）パターニングされた金属膜をマスクとして、半導
体基板をエッチングし、半導体基板に溝部を形成する工
程 （ハ）溝部内及び金属膜上に絶縁膜を形成する工程 （ニ）金属膜をストッパー層として、金属膜上に形成さ
れた絶縁膜を回転研磨法にて除去する工程
板に形成された溝部内に絶縁膜を形成することによって
素子分離領域を形成する素子分離領域形成方法であっ
て、以下の特徴を有する本発明の方法によって達成する
ことができる。即ち、 （イ）半導体基板に、絶縁膜よりも硬い金属膜を形成し
た後、金属膜をパターニングする工程 （ロ）パターニングされた金属膜をマスクとして、半導
体基板をエッチングし、半導体基板に溝部を形成する工
程 （ハ）溝部内及び金属膜上に絶縁膜を形成する工程 （ニ）金属膜をストッパー層として、金属膜上に形成さ
れた絶縁膜を回転研磨法にて除去する工程
【００１３】金属膜は、Ｍｏ、Ｗ、ＴｉＮ、ＷＣ、ある
いは、ＺｒＳｉ2、ＷＳｉ2、ＴａＳｉ2、ＮｉＳｉ2等の
各種金属シリサイドから構成することができる。金属膜
のマイクロビッカース硬さ（ｍＨｖ）の値が、絶縁膜の
マイクロビッカース硬さ（ｍＨｖ）の値より大きいと
き、金属膜は絶縁膜よりも硬いという。これらの各種材
料のマイクロビッカース硬さの値を図７に例示する。
尚、図７のマイクロビッカース硬さの値は、Academic P
ress, Inc., S.P. Muraka, "Silicide for VLSI Applic
ation", pp 67 を参照した。ビッカース硬さは、正四角
錐（対面角１３６゜のダイアモンド圧子を試料に押し込
だとき、荷重とくぼみの表面積の比から定義される硬さ
である。
いは、ＺｒＳｉ2、ＷＳｉ2、ＴａＳｉ2、ＮｉＳｉ2等の
各種金属シリサイドから構成することができる。金属膜
のマイクロビッカース硬さ（ｍＨｖ）の値が、絶縁膜の
マイクロビッカース硬さ（ｍＨｖ）の値より大きいと
き、金属膜は絶縁膜よりも硬いという。これらの各種材
料のマイクロビッカース硬さの値を図７に例示する。
尚、図７のマイクロビッカース硬さの値は、Academic P
ress, Inc., S.P. Muraka, "Silicide for VLSI Applic
ation", pp 67 を参照した。ビッカース硬さは、正四角
錐（対面角１３６゜のダイアモンド圧子を試料に押し込
だとき、荷重とくぼみの表面積の比から定義される硬さ
である。
【００１４】金属膜のパターニングは、通常のフォトリ
ソグラフィ法及びエッチング法で形成することができ
る。絶縁膜は、例えば、ＳｉＯ2から成る。
ソグラフィ法及びエッチング法で形成することができ
る。絶縁膜は、例えば、ＳｉＯ2から成る。
【００１５】更に、上記の目的は、半導体基板に形成さ
れた溝部内に絶縁膜を形成することによって素子分離領
域を形成し、次いで、ゲート電極領域及びソース／ドレ
イン領域を形成した後、少なくともゲート電極領域の上
に金属層を形成し、かかるゲート電極領域以外の領域に
層間絶縁層を形成する、半導体装置の製造方法であっ
て、以下の特徴を有する本発明の方法によって達成する
ことができる。即ち、 （イ）半導体基板に、絶縁膜よりも硬い金属膜を形成し
た後、金属膜をパターニングする工程 （ロ）パターニングされた金属膜をマスクとして、半導
体基板をエッチングし、半導体基板に溝部を形成する工
程 （ハ）溝部内及び金属膜上に絶縁膜を形成する工程 （ニ）金属膜をストッパー層として、金属膜上に形成さ
れた絶縁膜を回転研磨法にて除去し、これによって素子
分離領域を形成する工程 （ホ）ゲート電極領域及びソース／ドレイン領域を形成
し、次いで、少なくともゲート電極領域の上に金属層を
形成した後、全面に層間絶縁層を形成する工程 （ヘ）金属層をストッパー層として、金属層上に形成さ
れた層間絶縁層を回転研磨法にて除去し、層間絶縁層を
平坦化する工程
れた溝部内に絶縁膜を形成することによって素子分離領
域を形成し、次いで、ゲート電極領域及びソース／ドレ
イン領域を形成した後、少なくともゲート電極領域の上
に金属層を形成し、かかるゲート電極領域以外の領域に
層間絶縁層を形成する、半導体装置の製造方法であっ
て、以下の特徴を有する本発明の方法によって達成する
ことができる。即ち、 （イ）半導体基板に、絶縁膜よりも硬い金属膜を形成し
た後、金属膜をパターニングする工程 （ロ）パターニングされた金属膜をマスクとして、半導
体基板をエッチングし、半導体基板に溝部を形成する工
程 （ハ）溝部内及び金属膜上に絶縁膜を形成する工程 （ニ）金属膜をストッパー層として、金属膜上に形成さ
れた絶縁膜を回転研磨法にて除去し、これによって素子
分離領域を形成する工程 （ホ）ゲート電極領域及びソース／ドレイン領域を形成
し、次いで、少なくともゲート電極領域の上に金属層を
形成した後、全面に層間絶縁層を形成する工程 （ヘ）金属層をストッパー層として、金属層上に形成さ
れた層間絶縁層を回転研磨法にて除去し、層間絶縁層を
平坦化する工程
【００１６】上記金属層は、ＴｉＣ、ＴｉＮ、ＴｉＯX
Ｎ、Ｍｏ、Ｗ、ＷＣ、あるいは、ＺｒＳｉ2、ＷＳｉ2、
ＴａＳｉ2、ＮｉＳｉ等の各種金属シリサイドから構成
することができる。層間絶縁層は、ＳｉＯ2から形成す
ることができる。
Ｎ、Ｍｏ、Ｗ、ＷＣ、あるいは、ＺｒＳｉ2、ＷＳｉ2、
ＴａＳｉ2、ＮｉＳｉ等の各種金属シリサイドから構成
することができる。層間絶縁層は、ＳｉＯ2から形成す
ることができる。
【００１７】本発明の半導体装置は、上述の半導体装置
の製造方法によって製造され、且つ、金属層を配線又は
電極のコンタクト部に用いたことを特徴とする。
の製造方法によって製造され、且つ、金属層を配線又は
電極のコンタクト部に用いたことを特徴とする。
【００１８】本発明の半導体装置の好ましい実施態様に
よれば、金属層を自己整合コンタクト部に用いる。
よれば、金属層を自己整合コンタクト部に用いる。
【００１９】
【作用】本発明の素子分離領域の形成方法においては、
回転研磨法におけるストッパー層として、溝部に形成さ
れた絶縁膜よりも硬い金属膜を使用する。それ故、研磨
すべき面積に比較してストッパー層の面積が小さい場合
でも、良好な平坦形状を形成できる。また、金属膜をス
トッパー層として用いるので、回転研磨の後、絶縁膜に
影響を与えることなくストッパー層である金属膜を除去
することができる。
回転研磨法におけるストッパー層として、溝部に形成さ
れた絶縁膜よりも硬い金属膜を使用する。それ故、研磨
すべき面積に比較してストッパー層の面積が小さい場合
でも、良好な平坦形状を形成できる。また、金属膜をス
トッパー層として用いるので、回転研磨の後、絶縁膜に
影響を与えることなくストッパー層である金属膜を除去
することができる。
【００２０】本発明の半導体装置の製造方法において
も、素子分離領域の形成方法と同様に素子分離領域が形
成できる。しかも、ゲート電極領域の上に形成された金
属層をストッパー層として、金属層上に形成された層間
絶縁層を回転研磨法にて除去し、層間絶縁層を平坦化す
るので、層間絶縁層の平坦化を正確に制御することがで
きる。
も、素子分離領域の形成方法と同様に素子分離領域が形
成できる。しかも、ゲート電極領域の上に形成された金
属層をストッパー層として、金属層上に形成された層間
絶縁層を回転研磨法にて除去し、層間絶縁層を平坦化す
るので、層間絶縁層の平坦化を正確に制御することがで
きる。
【００２１】更に、本発明の半導体装置においては、か
かる金属層を配線又は電極のコンタクト部に用いるの
で、半導体装置の製造工程の簡略化を図ることができ
る。
かる金属層を配線又は電極のコンタクト部に用いるの
で、半導体装置の製造工程の簡略化を図ることができ
る。
【００２２】
【実施例】以下、図面を参照して本発明を実施例に基づ
き説明する。 （実施例１）本発明の素子分離領域の形成方法に関する
実施例１を、半導体素子の模式的な一部断面図である図
１を参照して説明する。尚、実施例１においては、金属
膜としてＴｉＮを、また、絶縁膜としてＳｉＯ2を使用
した。 ［工程−１００］先ず、シリコンから成る半導体基板１
０の全面にＴｉＮから成る金属膜１２を厚さ３０ｎｍ、
堆積させる。堆積の条件を、 ガス ＴｉＣｌ4／ＮＨ3＝９／９００sccm 温度 ６００°Ｃ 圧力 ０．３Ｐａ とすることができる。こうして堆積された金属膜１２の
ストレスは１０8Ｐａ程度である。 ［工程−１１０］次に、半導体基板１０上にＰ型あるい
はＮ型領域を形成した後、レジストパターニングを行
い、次いで、ＴｉＮから成る金属膜１２のドライエッチ
ングを行う。ドライエッチングの条件を、 ガス ＳｉＣｌ4／Ｎ2＝１０／１０sccm 圧力 ２Ｐａ マイクロ波パワー ８５０Ｗ（２ＭＨｚ） ＲＦパワー ２００Ｗ とすることができる。こうして、図１の（Ａ）に模式的
な一部断面図を示す半導体素子構造が形成される。 ［工程−１２０］続けて、半導体基板１０のドライエッ
チングを、同一ドライエッチング条件にて行い、図１の
（Ｂ）に示す溝部（トレンチ）１４を形成する。 ［工程−１３０］次に、ＳｉＯ2から成る絶縁膜１６を
金属膜１２上及び溝部１４内に堆積させる（図１の
（Ｃ）参照）。ＳｉＯ2の堆積条件を次のようにするこ
とができる。 ＴＥＯＳ／Ｏ3 ＝１０００／２０００sccm 温度 ３９０°Ｃ 圧力 １．２×１０4 Ｐａ 膜厚 ４００ｎｍ
き説明する。 （実施例１）本発明の素子分離領域の形成方法に関する
実施例１を、半導体素子の模式的な一部断面図である図
１を参照して説明する。尚、実施例１においては、金属
膜としてＴｉＮを、また、絶縁膜としてＳｉＯ2を使用
した。 ［工程−１００］先ず、シリコンから成る半導体基板１
０の全面にＴｉＮから成る金属膜１２を厚さ３０ｎｍ、
堆積させる。堆積の条件を、 ガス ＴｉＣｌ4／ＮＨ3＝９／９００sccm 温度 ６００°Ｃ 圧力 ０．３Ｐａ とすることができる。こうして堆積された金属膜１２の
ストレスは１０8Ｐａ程度である。 ［工程−１１０］次に、半導体基板１０上にＰ型あるい
はＮ型領域を形成した後、レジストパターニングを行
い、次いで、ＴｉＮから成る金属膜１２のドライエッチ
ングを行う。ドライエッチングの条件を、 ガス ＳｉＣｌ4／Ｎ2＝１０／１０sccm 圧力 ２Ｐａ マイクロ波パワー ８５０Ｗ（２ＭＨｚ） ＲＦパワー ２００Ｗ とすることができる。こうして、図１の（Ａ）に模式的
な一部断面図を示す半導体素子構造が形成される。 ［工程−１２０］続けて、半導体基板１０のドライエッ
チングを、同一ドライエッチング条件にて行い、図１の
（Ｂ）に示す溝部（トレンチ）１４を形成する。 ［工程−１３０］次に、ＳｉＯ2から成る絶縁膜１６を
金属膜１２上及び溝部１４内に堆積させる（図１の
（Ｃ）参照）。ＳｉＯ2の堆積条件を次のようにするこ
とができる。 ＴＥＯＳ／Ｏ3 ＝１０００／２０００sccm 温度 ３９０°Ｃ 圧力 １．２×１０4 Ｐａ 膜厚 ４００ｎｍ
【００２３】［工程−１４０］次いで、回転研磨法にて
絶縁膜１６を研磨し、金属膜１２上の絶縁膜１６を除去
し、溝部１４内にのみ絶縁膜１６を残す。これによっ
て、半導体基板１０の表面は平坦化される（図１の
（Ｄ）参照）。
絶縁膜１６を研磨し、金属膜１２上の絶縁膜１６を除去
し、溝部１４内にのみ絶縁膜１６を残す。これによっ
て、半導体基板１０の表面は平坦化される（図１の
（Ｄ）参照）。
【００２４】回転研磨法に用いられる研磨装置１００の
概要を図５に示す。この研磨装置１００は、研磨プレー
ト１０２、基板支持台１１０、スラリー供給系１１６か
ら成る。研磨プレート１０２は、回転する研磨プレート
回転軸１０６に支承され、その表面には研磨パッド１０
４が備えられている。基板支持台１１０は、研磨プレー
ト１０２の上方に配置され、基板支持台回転軸１１２に
支承されている。研磨すべき基板１０８は基板支持台１
１０に載置される。基板支持台回転軸１１２は、基板支
持台を研磨パッドの方向に押す研磨圧力調整機構１１４
に取り付けられている。研磨剤を含んだスラリー１２０
は、スラリー供給系１１６からスラリー供給口１１８を
通して研磨パッド１０４に供給される。
概要を図５に示す。この研磨装置１００は、研磨プレー
ト１０２、基板支持台１１０、スラリー供給系１１６か
ら成る。研磨プレート１０２は、回転する研磨プレート
回転軸１０６に支承され、その表面には研磨パッド１０
４が備えられている。基板支持台１１０は、研磨プレー
ト１０２の上方に配置され、基板支持台回転軸１１２に
支承されている。研磨すべき基板１０８は基板支持台１
１０に載置される。基板支持台回転軸１１２は、基板支
持台を研磨パッドの方向に押す研磨圧力調整機構１１４
に取り付けられている。研磨剤を含んだスラリー１２０
は、スラリー供給系１１６からスラリー供給口１１８を
通して研磨パッド１０４に供給される。
【００２５】回転研磨法はこのような研磨装置１００を
用いる。そして、研磨剤を含んだスラリー１２０を研磨
パッド１０４に供給しながら、研磨プレート１０２を回
転させる。同時に基板支持台１１０に載置された基板１
０８を回転させながら、研磨圧力調整機構１１４によっ
て、研磨パッド１０４に対する基板１０８の研磨圧力を
調整する。こうして、基板１０８の表面を研磨すること
ができる。
用いる。そして、研磨剤を含んだスラリー１２０を研磨
パッド１０４に供給しながら、研磨プレート１０２を回
転させる。同時に基板支持台１１０に載置された基板１
０８を回転させながら、研磨圧力調整機構１１４によっ
て、研磨パッド１０４に対する基板１０８の研磨圧力を
調整する。こうして、基板１０８の表面を研磨すること
ができる。
【００２６】あるいは又、実開昭６３−７５４号公報に
記載されたように、スラリーを、研磨プレート回転軸１
０６及び研磨プレート１０２の内部を経由して、研磨パ
ッド１０４に設けられたスラリー供給口１１８から供給
することもできる（図６参照）。
記載されたように、スラリーを、研磨プレート回転軸１
０６及び研磨プレート１０２の内部を経由して、研磨パ
ッド１０４に設けられたスラリー供給口１１８から供給
することもできる（図６参照）。
【００２７】回転研磨法における条件を、例えば、以下
のとおりとした。 研磨プレート回転数 ３７ｒｐｍ 基板支持台回転数 １７ｒｐｍ 研磨圧力 ５．５×１０3Ｐａ スラリー流量 ２２５ｍｌ／分 研磨パッド温度 ４０°Ｃ スラリー組成 シリカ（０．０２５μｍ）＋Ｋ
ＯＨ＋Ｈ2Ｏ
のとおりとした。 研磨プレート回転数 ３７ｒｐｍ 基板支持台回転数 １７ｒｐｍ 研磨圧力 ５．５×１０3Ｐａ スラリー流量 ２２５ｍｌ／分 研磨パッド温度 ４０°Ｃ スラリー組成 シリカ（０．０２５μｍ）＋Ｋ
ＯＨ＋Ｈ2Ｏ
【００２８】［工程−１５０］次いで、ＴｉＮから成る
金属膜１２を除去する。即ち、アンモニア水及び過酸化
水素水の混合水溶液（アンモニア過水：ＮＨ4ＯＨ：Ｈ2
Ｏ2：Ｈ2Ｏ＝１：２：２）に１０分間浸漬することによ
って、ＴｉＮから成る金属膜１２のみを選択的にエッチ
ングする。以上の工程によって、半導体基板１０には、
絶縁膜１６が埋め込まれた溝部１４から成る素子分離領
域が形成される（図１の（Ｅ）参照）。
金属膜１２を除去する。即ち、アンモニア水及び過酸化
水素水の混合水溶液（アンモニア過水：ＮＨ4ＯＨ：Ｈ2
Ｏ2：Ｈ2Ｏ＝１：２：２）に１０分間浸漬することによ
って、ＴｉＮから成る金属膜１２のみを選択的にエッチ
ングする。以上の工程によって、半導体基板１０には、
絶縁膜１６が埋め込まれた溝部１４から成る素子分離領
域が形成される（図１の（Ｅ）参照）。
【００２９】（実施例２）実施例２は、実施例１に示し
た方法を、孤立した回路パターン部の研磨を防ぐように
改良した例である。実施例２を、半導体素子の模式的な
一部断面図である図２を参照して説明する。
た方法を、孤立した回路パターン部の研磨を防ぐように
改良した例である。実施例２を、半導体素子の模式的な
一部断面図である図２を参照して説明する。
【００３０】［工程−２００］先ず、半導体基板１０上
に全面にＴｉＮから成る金属膜１２を堆積させる。次
に、半導体基板１０上にＰ型あるいはＮ型領域を形成し
た後、レジストパターニングを行い、次いで、ＴｉＮか
ら成る金属膜１２のドライエッチングを行い、続けて、
半導体基板１０のドライエッチングを、同一ドライエッ
チング条件にて行う。次に、ＳｉＯ2から成る絶縁膜１
６を金属膜１２上及び溝部１４内に堆積させる。以上の
工程は、実施例１の［工程−１００］〜［工程−１３
０］と同様であり、その詳細な説明は省略する。こうし
て、図２の（Ａ）に模式的な一部断面図を示す半導体素
子構造が形成される。
に全面にＴｉＮから成る金属膜１２を堆積させる。次
に、半導体基板１０上にＰ型あるいはＮ型領域を形成し
た後、レジストパターニングを行い、次いで、ＴｉＮか
ら成る金属膜１２のドライエッチングを行い、続けて、
半導体基板１０のドライエッチングを、同一ドライエッ
チング条件にて行う。次に、ＳｉＯ2から成る絶縁膜１
６を金属膜１２上及び溝部１４内に堆積させる。以上の
工程は、実施例１の［工程−１００］〜［工程−１３
０］と同様であり、その詳細な説明は省略する。こうし
て、図２の（Ａ）に模式的な一部断面図を示す半導体素
子構造が形成される。
【００３１】［工程−２１０］次に、絶縁膜１６の上に
全面にＴｉＮから成る第２の金属膜２０を堆積させる。
堆積の条件は、実施例１の［工程−１００］で説明した
条件と同一とすることができる。次いで、かかる第２の
金属膜２０上にレジストパターニングを行い、ドライエ
ッチングによって第２の金属膜２０のパターニングを行
った後、レジストを除去する。ドライエッチングの条件
を、例えば、 ＳｉＣｌ4／Ｎ2 ＝１０／１０sccm 圧力 ２Ｐａ マイクロ波パワー ８５０Ｗ（２ＭＨｚ） ＲＦパワー ２００Ｗ とすることができる。これによって、孤立した回路パタ
ーン部２２に堆積された絶縁膜１６の上には第２の金属
膜２０が形成される（図２の（Ｂ）参照）。
全面にＴｉＮから成る第２の金属膜２０を堆積させる。
堆積の条件は、実施例１の［工程−１００］で説明した
条件と同一とすることができる。次いで、かかる第２の
金属膜２０上にレジストパターニングを行い、ドライエ
ッチングによって第２の金属膜２０のパターニングを行
った後、レジストを除去する。ドライエッチングの条件
を、例えば、 ＳｉＣｌ4／Ｎ2 ＝１０／１０sccm 圧力 ２Ｐａ マイクロ波パワー ８５０Ｗ（２ＭＨｚ） ＲＦパワー ２００Ｗ とすることができる。これによって、孤立した回路パタ
ーン部２２に堆積された絶縁膜１６の上には第２の金属
膜２０が形成される（図２の（Ｂ）参照）。
【００３２】［工程−２２０］その後、図５又は図６に
示した研磨装置を使用して、ＴｉＮから成る金属膜１２
上に堆積された絶縁膜１６を回転研磨法で除去し、半導
体基板１０の表面を平坦化する（図２の（Ｃ）参照）。
回転研磨の条件を、実施例１の［工程−１４０］で説明
した条件とすることができる。この場合、孤立したパタ
ーン部２２における絶縁膜１６は、ＴｉＮから成る第２
の金属膜２０で被覆されているので、孤立したパターン
部２２における絶縁膜１６が削られることがなく、半導
体基板表面の平坦性を保つことができる。
示した研磨装置を使用して、ＴｉＮから成る金属膜１２
上に堆積された絶縁膜１６を回転研磨法で除去し、半導
体基板１０の表面を平坦化する（図２の（Ｃ）参照）。
回転研磨の条件を、実施例１の［工程−１４０］で説明
した条件とすることができる。この場合、孤立したパタ
ーン部２２における絶縁膜１６は、ＴｉＮから成る第２
の金属膜２０で被覆されているので、孤立したパターン
部２２における絶縁膜１６が削られることがなく、半導
体基板表面の平坦性を保つことができる。
【００３３】［工程−２３０］次いで、ＴｉＮから成る
第１の金属膜１２及び第２の金属膜２０を除去するため
に、実施例１の［工程−１５０］と同様に、アンモニア
過水に１０分間浸漬することによって、金属膜１２及び
第２の金属膜２０のみを選択的にエッチングする。以上
の工程より半導体基板１０には絶縁膜１６が埋め込まれ
た溝部から成る素子分離領域が形成される。
第１の金属膜１２及び第２の金属膜２０を除去するため
に、実施例１の［工程−１５０］と同様に、アンモニア
過水に１０分間浸漬することによって、金属膜１２及び
第２の金属膜２０のみを選択的にエッチングする。以上
の工程より半導体基板１０には絶縁膜１６が埋め込まれ
た溝部から成る素子分離領域が形成される。
【００３４】（実施例３）次に、本発明の半導体装置の
製造方法に関する実施例３を、半導体素子の模式的な一
部断面図である図１及び図３を参照して説明する。尚、
実施例３においては、金属膜としてＴｉＮを、絶縁膜と
してＳｉＯ2を、金属層としてＺｒＳｉ2を使用した。実
施例３の方法においては、半導体装置にサリサイド構造
及び自己整合コンタクト部を一挙に形成できる。
製造方法に関する実施例３を、半導体素子の模式的な一
部断面図である図１及び図３を参照して説明する。尚、
実施例３においては、金属膜としてＴｉＮを、絶縁膜と
してＳｉＯ2を、金属層としてＺｒＳｉ2を使用した。実
施例３の方法においては、半導体装置にサリサイド構造
及び自己整合コンタクト部を一挙に形成できる。
【００３５】［工程−３００］先ず、半導体基板１０上
に全面にＴｉＮから成る金属膜１２を堆積させる。次
に、半導体基板１０上にＰ型あるいはＮ型領域を形成し
た後、レジストパターニングを行い、次いで、ＴｉＮか
ら成る金属膜１２のドライエッチングを行い、続けて、
半導体基板１０のドライエッチングを、同一ドライエッ
チング条件にて行う。次に、ＳｉＯ2から成る絶縁膜１
６を金属膜１２上及び溝部１４内に堆積させる。次い
で、回転研磨法にて絶縁膜１６を研磨し、金属膜１２上
の絶縁膜１６を除去し、溝部１４内にのみ絶縁膜１６を
残す。これによって、半導体基板１０の表面は平坦化さ
れる。その後、ＴｉＮから成る金属膜１２を除去するた
めに、アンモニア過水に１０分間浸漬することによっ
て、ＴｉＮから成る金属膜１２のみを選択的にエッチン
グする。以上の工程によって、半導体基板１０には、絶
縁膜１６の埋め込まれた溝部から成る素子分離領域１８
が形成される。これらの工程は、実施例１の［工程−１
００］〜［工程−１５０］と同様であり、詳細な説明は
省略する。こうして、図３の（Ａ）に模式的な一部断面
図を示す半導体素子構造が形成される。
に全面にＴｉＮから成る金属膜１２を堆積させる。次
に、半導体基板１０上にＰ型あるいはＮ型領域を形成し
た後、レジストパターニングを行い、次いで、ＴｉＮか
ら成る金属膜１２のドライエッチングを行い、続けて、
半導体基板１０のドライエッチングを、同一ドライエッ
チング条件にて行う。次に、ＳｉＯ2から成る絶縁膜１
６を金属膜１２上及び溝部１４内に堆積させる。次い
で、回転研磨法にて絶縁膜１６を研磨し、金属膜１２上
の絶縁膜１６を除去し、溝部１４内にのみ絶縁膜１６を
残す。これによって、半導体基板１０の表面は平坦化さ
れる。その後、ＴｉＮから成る金属膜１２を除去するた
めに、アンモニア過水に１０分間浸漬することによっ
て、ＴｉＮから成る金属膜１２のみを選択的にエッチン
グする。以上の工程によって、半導体基板１０には、絶
縁膜１６の埋め込まれた溝部から成る素子分離領域１８
が形成される。これらの工程は、実施例１の［工程−１
００］〜［工程−１５０］と同様であり、詳細な説明は
省略する。こうして、図３の（Ａ）に模式的な一部断面
図を示す半導体素子構造が形成される。
【００３６】［工程−３１０］次に、平坦化された半導
体基板１０の表面にゲート酸化膜を形成し、次いで、そ
の上にポリシリコンを堆積させ、レジストパターニング
及びドライエッチングを行うことによってゲート電極領
域３０を形成する。その後、ＬＤＤ（Lightly Doped Dr
ain）構造を形成するために、イオン注入を行い、浅い
不純物拡散領域３２を形成する。このイオン注入の条件
を、ＮＭＯＳを形成する場合には、例えば、 Ａｓ ４０Ｋｅｖ １×１０14／ｃｍ2 とすることができ、また、ＰＭＯＳを形成する場合に
は、例えば、 ＢＦ2 ３０ＫｅＶ ５×１０13／ｃｍ2 とすることができる。次に、厚さ約４００ｎｍのＳｉＯ
2層を全面に形成する。ＳｉＯ2層の形成条件を、例え
ば、 使用ガス ＳｉＨ4／Ｏ2／Ｎ2＝２５０／２５０／１
００sccm 温度 ４２０°Ｃ とすることができる。その後、異方性ドライエッチング
によりＳｉＯ2層をエッチングし、ＳｉＯ2から成るサイ
ドウォール３４をゲート電極領域３０の側壁に形成す
る。ＳｉＯ2のエッチング条件を、例えば、 使用ガス Ｃ4Ｆ8＝５０sccm ＲＦパワー １２００Ｗ 圧力 ２Ｐａ とすることができる。以上の工程によって、図３の
（Ｂ）に模式的な一部断面図を示すような構造の半導体
素子を形成することができる。
体基板１０の表面にゲート酸化膜を形成し、次いで、そ
の上にポリシリコンを堆積させ、レジストパターニング
及びドライエッチングを行うことによってゲート電極領
域３０を形成する。その後、ＬＤＤ（Lightly Doped Dr
ain）構造を形成するために、イオン注入を行い、浅い
不純物拡散領域３２を形成する。このイオン注入の条件
を、ＮＭＯＳを形成する場合には、例えば、 Ａｓ ４０Ｋｅｖ １×１０14／ｃｍ2 とすることができ、また、ＰＭＯＳを形成する場合に
は、例えば、 ＢＦ2 ３０ＫｅＶ ５×１０13／ｃｍ2 とすることができる。次に、厚さ約４００ｎｍのＳｉＯ
2層を全面に形成する。ＳｉＯ2層の形成条件を、例え
ば、 使用ガス ＳｉＨ4／Ｏ2／Ｎ2＝２５０／２５０／１
００sccm 温度 ４２０°Ｃ とすることができる。その後、異方性ドライエッチング
によりＳｉＯ2層をエッチングし、ＳｉＯ2から成るサイ
ドウォール３４をゲート電極領域３０の側壁に形成す
る。ＳｉＯ2のエッチング条件を、例えば、 使用ガス Ｃ4Ｆ8＝５０sccm ＲＦパワー １２００Ｗ 圧力 ２Ｐａ とすることができる。以上の工程によって、図３の
（Ｂ）に模式的な一部断面図を示すような構造の半導体
素子を形成することができる。
【００３７】［工程−３２０］次に、Ｚｒ層を全面に厚
さ２０ｎｍ堆積させる。堆積の条件を、例えば、 ＲＦバイアス −５０Ｗ ＤＣ スパッタパワー １ｋＷ Ａｒ流量 ４０sccm 圧力 ０．４Ｐａ 温度 ２００°Ｃ 堆積速度 ６０ｎｍ／分 とすることができる。
さ２０ｎｍ堆積させる。堆積の条件を、例えば、 ＲＦバイアス −５０Ｗ ＤＣ スパッタパワー １ｋＷ Ａｒ流量 ４０sccm 圧力 ０．４Ｐａ 温度 ２００°Ｃ 堆積速度 ６０ｎｍ／分 とすることができる。
【００３８】［工程−３３０］その後、ＲＴＡ（Rapid
Thermal Annealing）法にて、不活性ガス中で６００°
Ｃ、３０秒間の第１回目のアニール処理を行い、Ｚｒか
ら成る金属層をシリサイド化し、ＺｒＳｉXを形成す
る。次に、アンモニア過水に１０分間浸漬することによ
って、未反応のＺｒを選択的にエッチングする。次い
で、不活性ガス（例えば、Ｎ2）雰囲気中で８００°
Ｃ、３０秒間、第２回目のアニール処理を行い、ＺｒＳ
ｉXを低抵抗の安定したＺｒＳｉ2とする。これによっ
て、ソース／ドレイン領域形成予定領域上及びゲート電
極領域３０上には、均一なＺｒＳｉ2から成る金属層３
８が選択的に形成される。
Thermal Annealing）法にて、不活性ガス中で６００°
Ｃ、３０秒間の第１回目のアニール処理を行い、Ｚｒか
ら成る金属層をシリサイド化し、ＺｒＳｉXを形成す
る。次に、アンモニア過水に１０分間浸漬することによ
って、未反応のＺｒを選択的にエッチングする。次い
で、不活性ガス（例えば、Ｎ2）雰囲気中で８００°
Ｃ、３０秒間、第２回目のアニール処理を行い、ＺｒＳ
ｉXを低抵抗の安定したＺｒＳｉ2とする。これによっ
て、ソース／ドレイン領域形成予定領域上及びゲート電
極領域３０上には、均一なＺｒＳｉ2から成る金属層３
８が選択的に形成される。
【００３９】［工程−３４０］その後、ソース／ドレイ
ン領域４０を形成するために、全面にイオン注入を行う
（図３の（Ｃ）参照）。イオン注入の条件を、ＮＭＯＳ
を形成する場合、例えば、 Ａｓ ５０ＫｅＶ ３×１０15／ｃｍ2 とすることができ、ＰＭＯＳを形成する場合、例えば、 ＢＦ2 ２０ＫｅＶ ３×１０15／ｃｍ2 とすることができる。
ン領域４０を形成するために、全面にイオン注入を行う
（図３の（Ｃ）参照）。イオン注入の条件を、ＮＭＯＳ
を形成する場合、例えば、 Ａｓ ５０ＫｅＶ ３×１０15／ｃｍ2 とすることができ、ＰＭＯＳを形成する場合、例えば、 ＢＦ2 ２０ＫｅＶ ３×１０15／ｃｍ2 とすることができる。
【００４０】［工程−３５０］次いで、全面に、ＳｉＯ
2から成り厚さ約４００ｎｍの層間絶縁層４２をＣＶＤ
法で堆積させる（図４の（Ａ）参照）。ＳｉＯ2の堆積
条件を、例えば、 ガス流量 ＴＥＯＳ／Ｏ3＝１０００／２０００sccm 温度 ３９０°Ｃ 圧力 １．２×１０4Ｐａ とすることができる。次に、Ｎ2雰囲気中で１１００°
Ｃ、１０秒の短時間アニール処理を行う。これによっ
て、Ｓｉ、ＺｒＳｉ2の活性化を行うと同時に、ソース
／ドレイン領域４０における不純物の拡散を行い接合領
域を形成する。この結果、ソース／ドレイン領域４０及
びゲート電極領域３０上に、選択的に均一なＺｒＳｉ2
から成る金属層３８を形成でき、シート抵抗の低減化
（例えば、１０Ω／ｓｑ．）が実現できる。
2から成り厚さ約４００ｎｍの層間絶縁層４２をＣＶＤ
法で堆積させる（図４の（Ａ）参照）。ＳｉＯ2の堆積
条件を、例えば、 ガス流量 ＴＥＯＳ／Ｏ3＝１０００／２０００sccm 温度 ３９０°Ｃ 圧力 １．２×１０4Ｐａ とすることができる。次に、Ｎ2雰囲気中で１１００°
Ｃ、１０秒の短時間アニール処理を行う。これによっ
て、Ｓｉ、ＺｒＳｉ2の活性化を行うと同時に、ソース
／ドレイン領域４０における不純物の拡散を行い接合領
域を形成する。この結果、ソース／ドレイン領域４０及
びゲート電極領域３０上に、選択的に均一なＺｒＳｉ2
から成る金属層３８を形成でき、シート抵抗の低減化
（例えば、１０Ω／ｓｑ．）が実現できる。
【００４１】［工程−３６０］次に、図５又は図６に示
した研磨装置を使用して、層間絶縁層４２を回転研磨法
によって平坦化する。即ち、層間絶縁層４２の表面と、
ゲート電極領域３０上に形成された金属層３８の表面と
が概ね同一平面となるように、層間絶縁層４２を研磨す
る（図４の（Ｂ）参照）。回転研磨法における条件を、
例えば、以下のとおりとした。 研磨プレート回転数 ３７ｒｐｍ 基板支持台回転数 １７ｒｐｍ 研磨圧力 ５．５×１０3Ｐａ スラリー流量 ２２５ｍｌ／分 研磨パッド温度 ４０°Ｃ スラリー組成 シリカ（０．０２５μｍ）＋Ｋ
ＯＨ＋Ｈ2Ｏ
した研磨装置を使用して、層間絶縁層４２を回転研磨法
によって平坦化する。即ち、層間絶縁層４２の表面と、
ゲート電極領域３０上に形成された金属層３８の表面と
が概ね同一平面となるように、層間絶縁層４２を研磨す
る（図４の（Ｂ）参照）。回転研磨法における条件を、
例えば、以下のとおりとした。 研磨プレート回転数 ３７ｒｐｍ 基板支持台回転数 １７ｒｐｍ 研磨圧力 ５．５×１０3Ｐａ スラリー流量 ２２５ｍｌ／分 研磨パッド温度 ４０°Ｃ スラリー組成 シリカ（０．０２５μｍ）＋Ｋ
ＯＨ＋Ｈ2Ｏ
【００４２】このとき、ゲート電極領域３０上に形成さ
れた金属層３８は、ゲート電極のシート抵抗及びコンタ
クト抵抗を低減させるだけでなく、回転研磨時のストッ
パー層としての役割を果たす。更に、金属層３８の表面
が研磨されることによってＺｒＳｉ2が表面に露出し、
この金属層３８がゲート電極のコンタクト部になる。従
って、回転研磨を行うことにより自己整合コンタクト部
の形成が可能となる。
れた金属層３８は、ゲート電極のシート抵抗及びコンタ
クト抵抗を低減させるだけでなく、回転研磨時のストッ
パー層としての役割を果たす。更に、金属層３８の表面
が研磨されることによってＺｒＳｉ2が表面に露出し、
この金属層３８がゲート電極のコンタクト部になる。従
って、回転研磨を行うことにより自己整合コンタクト部
の形成が可能となる。
【００４３】［工程−３７０］次に、金属配線層のため
のバリヤメタル層４４を形成する。このバリヤメタル層
４４は、例えばＴｉ／ＴｉＯＮの２層構造から成り、ス
パッタ法にて以下の条件で順次形成することができる。 Ｔｉ： Ａｒ流量 １００sccm ＤＣスパッタパワー ４ｋＷ 圧力 ０．４Ｐａ 膜厚 ３０ｎｍ ＴｉＯＮ： Ａｒ／Ｎ2−６％Ｏ2 ＝４０／７０sccm ＤＣスパッタパワー ５ｋＷ 圧力 ０．４Ｐａ 膜厚 ７０ｎｍ
のバリヤメタル層４４を形成する。このバリヤメタル層
４４は、例えばＴｉ／ＴｉＯＮの２層構造から成り、ス
パッタ法にて以下の条件で順次形成することができる。 Ｔｉ： Ａｒ流量 １００sccm ＤＣスパッタパワー ４ｋＷ 圧力 ０．４Ｐａ 膜厚 ３０ｎｍ ＴｉＯＮ： Ａｒ／Ｎ2−６％Ｏ2 ＝４０／７０sccm ＤＣスパッタパワー ５ｋＷ 圧力 ０．４Ｐａ 膜厚 ７０ｎｍ
【００４４】［工程−３８０］次に、Ａｌ−１％Ｓｉか
ら成る金属配線層４６を形成する（図４の（Ｃ）参
照）。先ず、Ａｌ−１％Ｓｉを、例えば以下の条件でス
パッタリングする。 Ａｒ流量 ４０sccm 圧力 ０．４Ｐａ ＤＣスパッタパワー ６ｋＷ スパッタ率 ８００ｎｍ／分 厚さ ４００ｎｍ その後、レジストパターニングを行い、次いでドライエ
ッチングを行うことによって、スパッタリングされたＡ
ｌ−１％Ｓｉ及びバリヤメタル層のパターニングを行
い、レジストを除去して、アルミニウム系の金属配線層
４６を完成させる。ドライエッチングは、例えば、ＲＦ
印加型ＥＣＲエッチャーを使用して、以下の条件で行う
ことができる。 ＢＣｌ3／Ｃｌ2 ＝６０／９０sccm マイクロ波パワー １０００Ｗ ＤＣスパッタパワー １ｋＷ Ａｒ流量 ４０sccm ＲＦパワー ５０Ｗ 圧力 １３．３Ｐａ 以上のプロセスにより、Ａｌ−１％Ｓｉ／ＴｉＯＮ／Ｔ
ｉから成る金属配線層と、ゲート電極領域３０上に形成
されたＺｒＳｉ2から成る金属層３８とのコンタクト抵
抗値を３０Ω程度に低減できる。また、ソース／ドレイ
ン領域４０上にもＺｒＳｉ2から成る金属層が形成され
ているので、ソース／ドレイン領域におけるシート抵抗
を低減することができる。
ら成る金属配線層４６を形成する（図４の（Ｃ）参
照）。先ず、Ａｌ−１％Ｓｉを、例えば以下の条件でス
パッタリングする。 Ａｒ流量 ４０sccm 圧力 ０．４Ｐａ ＤＣスパッタパワー ６ｋＷ スパッタ率 ８００ｎｍ／分 厚さ ４００ｎｍ その後、レジストパターニングを行い、次いでドライエ
ッチングを行うことによって、スパッタリングされたＡ
ｌ−１％Ｓｉ及びバリヤメタル層のパターニングを行
い、レジストを除去して、アルミニウム系の金属配線層
４６を完成させる。ドライエッチングは、例えば、ＲＦ
印加型ＥＣＲエッチャーを使用して、以下の条件で行う
ことができる。 ＢＣｌ3／Ｃｌ2 ＝６０／９０sccm マイクロ波パワー １０００Ｗ ＤＣスパッタパワー １ｋＷ Ａｒ流量 ４０sccm ＲＦパワー ５０Ｗ 圧力 １３．３Ｐａ 以上のプロセスにより、Ａｌ−１％Ｓｉ／ＴｉＯＮ／Ｔ
ｉから成る金属配線層と、ゲート電極領域３０上に形成
されたＺｒＳｉ2から成る金属層３８とのコンタクト抵
抗値を３０Ω程度に低減できる。また、ソース／ドレイ
ン領域４０上にもＺｒＳｉ2から成る金属層が形成され
ているので、ソース／ドレイン領域におけるシート抵抗
を低減することができる。
【００４５】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこれらの実施例に限定されるもので
はない。各工程における条件は例示であり、製造条件や
使用する装置に依存して適宜変更することができる。ま
た、例えば、金属膜としてＴｉＮを用いる代わりに、ア
ルミナ、ダイヤモンド等を用いることができる。
明したが、本発明はこれらの実施例に限定されるもので
はない。各工程における条件は例示であり、製造条件や
使用する装置に依存して適宜変更することができる。ま
た、例えば、金属膜としてＴｉＮを用いる代わりに、ア
ルミナ、ダイヤモンド等を用いることができる。
【００４６】
【発明の効果】本発明の方法においては、回転研磨時の
ストッパー層として、絶縁膜に対して選択的エッチング
が可能な材料を用いるので、溝部に形成された絶縁膜の
エッチングを防止することができ、半導体基板表面の一
層の平坦化を図ることができる。また、ストッパー層で
ある金属膜は低ストレスであり、半導体基板に結晶欠陥
を生じさせない。更に、単位面積当たりのストッパー層
の面積比が小さい場合においても、ストッパー層が良好
に機能し、半導体基板表面の平坦化が可能となる。
ストッパー層として、絶縁膜に対して選択的エッチング
が可能な材料を用いるので、溝部に形成された絶縁膜の
エッチングを防止することができ、半導体基板表面の一
層の平坦化を図ることができる。また、ストッパー層で
ある金属膜は低ストレスであり、半導体基板に結晶欠陥
を生じさせない。更に、単位面積当たりのストッパー層
の面積比が小さい場合においても、ストッパー層が良好
に機能し、半導体基板表面の平坦化が可能となる。
【００４７】本発明の半導体装置においては、層間絶縁
層の平坦化のために、ストッパー層として金属層を用い
ているので、層間絶縁層の平坦化処理後、選択的に金属
層がコンタクト部になり、シート抵抗が低減する。更
に、上部配線層とのコンタクトをとる場合にも低抵抗化
を実現できる。また、層間絶縁層の平坦化処理後、選択
的にストッパー層である金属層がコンタクト部となり、
フォトリソグラフィー工程及びドライエッチ工程より新
たにコンタクトホールを形成するための工程が必要なく
なり、自己整合コンタクトホールが実現できる。
層の平坦化のために、ストッパー層として金属層を用い
ているので、層間絶縁層の平坦化処理後、選択的に金属
層がコンタクト部になり、シート抵抗が低減する。更
に、上部配線層とのコンタクトをとる場合にも低抵抗化
を実現できる。また、層間絶縁層の平坦化処理後、選択
的にストッパー層である金属層がコンタクト部となり、
フォトリソグラフィー工程及びドライエッチ工程より新
たにコンタクトホールを形成するための工程が必要なく
なり、自己整合コンタクトホールが実現できる。
【図１】本発明の半導体基板の加工方法の一実施態様の
各工程を説明するための、半導体素子の模式的な一部断
面図である。
各工程を説明するための、半導体素子の模式的な一部断
面図である。
【図２】本発明の半導体基板の加工方法の別の実施態様
の一部の工程を説明するための、半導体素子の模式的な
一部断面図である。
の一部の工程を説明するための、半導体素子の模式的な
一部断面図である。
【図３】本発明の半導体装置の製造方法の一実施態様の
各工程を説明するための、半導体素子の模式的な一部断
面図である。
各工程を説明するための、半導体素子の模式的な一部断
面図である。
【図４】図３に引き続き、各工程を説明するための、半
導体素子の模式的な一部断面図である。
導体素子の模式的な一部断面図である。
【図５】本発明の方法の実施に適した研磨装置の一例を
示す図である。
示す図である。
【図６】研磨装置の別の例を示す図である。
【図７】本発明の方法における使用に適した金属膜材料
のマイクロビッカース硬さの値を示す図である。
のマイクロビッカース硬さの値を示す図である。
【図８】従来のトレンチアイソレーション法の概要を示
す図である。
す図である。
【図９】従来の技術における問題点を示す図である。
【図１０】従来の技術における別の問題点を示す図であ
る。
る。
【図１１】従来の技術における更に別の問題点を示す図
である。
である。
１０ 半導体基板 １２ 金属膜 １４ 溝部 １６ 絶縁膜 ２０ 第２の金属膜 ３０ ゲート電極領域 ３８ 金属層 ４０ ソース／ドレイン領域 ４２ 層間絶縁層 ４４ バリヤメタル層 ４６ 金属配線層 ５０ 半導体基板 ５２ ＳｉＯ2膜 ５４ ＳｉＮ膜 ５６ 溝部（トレンチ） ５８ 絶縁膜 １００ 研磨装置 １０２ 研磨プレート １０４ 研磨パッド １０８ 基板 １１０ 基板支持台 １１４ 研磨圧力調整機構 １２０ スラリー
Claims (4)
- 【請求項１】半導体基板に形成された溝部内に絶縁膜を
形成することによって素子分離領域を形成する素子分離
領域形成方法であって、 （イ）半導体基板に、該絶縁膜よりも硬い金属膜を形成
した後、該金属膜をパターニングする工程と、 （ロ）該パターニングされた金属膜をマスクとして、半
導体基板をエッチングし、半導体基板に溝部を形成する
工程と、 （ハ）該溝部内及び金属膜上に絶縁膜を形成する工程
と、 （ニ）該金属膜をストッパー層として、金属膜上に形成
された絶縁膜を回転研磨法にて除去する工程、から成る
ことを特徴とする素子分離領域形成方法。 - 【請求項２】半導体基板に形成された溝部内に絶縁膜を
形成することによって素子分離領域を形成し、次いで、
ゲート電極領域及びソース／ドレイン領域を形成した
後、ゲート電極領域の上に金属層を形成し、かかるゲー
ト電極領域以外の領域に層間絶縁層を形成する、半導体
装置の製造方法であって、 （イ）半導体基板に、該絶縁膜よりも硬い金属膜を形成
した後、該金属膜をパターニングする工程と、 （ロ）該パターニングされた金属膜をマスクとして、半
導体基板をエッチングし、半導体基板に溝部を形成する
工程と、 （ハ）該溝部内及び金属膜上に絶縁膜を形成する工程
と、 （ニ）該金属膜をストッパー層として、金属膜上に形成
された絶縁膜を回転研磨法にて除去し、これによって素
子分離領域を形成する工程と、 （ホ）ゲート電極領域及びソース／ドレイン領域を形成
し、次いで、ゲート電極領域の上に金属層を形成した
後、全面に層間絶縁層を形成する工程と、 （ヘ）該金属層をストッパー層として、金属層上に形成
された層間絶縁層を回転研磨法にて除去し、層間絶縁層
を平坦化する工程、から成ることを特徴とする半導体装
置の製造方法。 - 【請求項３】請求項２に記載された半導体装置の製造方
法によって製造され、且つ、前記金属層を配線又は電極
のコンタクト部に用いたことを特徴とする半導体装置。 - 【請求項４】前記金属層を自己整合コンタクト部に用い
たことを特徴とする請求項３に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14684292A JP3227786B2 (ja) | 1992-05-14 | 1992-05-14 | 素子分離領域形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14684292A JP3227786B2 (ja) | 1992-05-14 | 1992-05-14 | 素子分離領域形成方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001114894A Division JP3470705B2 (ja) | 2001-04-13 | 2001-04-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05326690A true JPH05326690A (ja) | 1993-12-10 |
| JP3227786B2 JP3227786B2 (ja) | 2001-11-12 |
Family
ID=15416769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14684292A Expired - Fee Related JP3227786B2 (ja) | 1992-05-14 | 1992-05-14 | 素子分離領域形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3227786B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998037576A1 (fr) * | 1997-02-19 | 1998-08-27 | Hitachi, Ltd. | Procede de production d'un dispositif a semi-conducteur et son systeme |
| US6225230B1 (en) | 1996-05-28 | 2001-05-01 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6990302B2 (ja) | 2018-04-17 | 2022-01-14 | 本田技研工業株式会社 | 鞍乗型電動車両 |
-
1992
- 1992-05-14 JP JP14684292A patent/JP3227786B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225230B1 (en) | 1996-05-28 | 2001-05-01 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| WO1998037576A1 (fr) * | 1997-02-19 | 1998-08-27 | Hitachi, Ltd. | Procede de production d'un dispositif a semi-conducteur et son systeme |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3227786B2 (ja) | 2001-11-12 |
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