JPH05324269A - 汎用レジスタ装置 - Google Patents
汎用レジスタ装置Info
- Publication number
- JPH05324269A JPH05324269A JP4154220A JP15422092A JPH05324269A JP H05324269 A JPH05324269 A JP H05324269A JP 4154220 A JP4154220 A JP 4154220A JP 15422092 A JP15422092 A JP 15422092A JP H05324269 A JPH05324269 A JP H05324269A
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- JP
- Japan
- Prior art keywords
- register
- general
- signal
- reset
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- Pending
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Abstract
(57)【要約】
【目的】 複数の汎用レジスタ回路のセット及びリセッ
トを一度にかつ高速に行うこと。 【構成】 汎用レジスタ回路８ａ〜８ｍのレジスタ部２
ａ〜２ｎのデータ信号線１ａ〜１ｎにＦＥＴ３ａ〜３
ｎ，４ａ〜４ｎを設け、レジスタセット信号を信号線５
ａ〜５ｍを介して、レジスタリセット信号を信号線６ａ
〜６ｍを介して各々の制御レジスタから加えて上記ＦＥ
Ｔ３ａ〜３ｎ，４ａ〜４ｎを制御することにより、入力
データに関わらず、一度に汎用レジスタ回路８ａ〜８ｍ
の全ビットを正（１）もしくは負（０）にする。 【効果】 セット又はリセットに要する時間を短縮でき
る。
トを一度にかつ高速に行うこと。 【構成】 汎用レジスタ回路８ａ〜８ｍのレジスタ部２
ａ〜２ｎのデータ信号線１ａ〜１ｎにＦＥＴ３ａ〜３
ｎ，４ａ〜４ｎを設け、レジスタセット信号を信号線５
ａ〜５ｍを介して、レジスタリセット信号を信号線６ａ
〜６ｍを介して各々の制御レジスタから加えて上記ＦＥ
Ｔ３ａ〜３ｎ，４ａ〜４ｎを制御することにより、入力
データに関わらず、一度に汎用レジスタ回路８ａ〜８ｍ
の全ビットを正（１）もしくは負（０）にする。 【効果】 セット又はリセットに要する時間を短縮でき
る。
Description
【０００１】
【産業上の利用分野】この発明は、複数の汎用レジスタ
回路により構成される汎用レジスタ装置に関するもので
ある。
回路により構成される汎用レジスタ装置に関するもので
ある。
【０００２】
【従来の技術】図５は従来の汎用レジスタ回路のレジス
タ１ビット分の構成を示すブロック図であり、図におい
て、１はレジスタに記憶すべきデータを入力するデータ
信号線、２はデータ信号線１から入力されたデータを記
憶する１ビットのレジスタ部である。汎用レジスタ回路
には１つのレジスタのビット数分だけこれらのデータ信
号線１とレジスタ部２とが存在する。
タ１ビット分の構成を示すブロック図であり、図におい
て、１はレジスタに記憶すべきデータを入力するデータ
信号線、２はデータ信号線１から入力されたデータを記
憶する１ビットのレジスタ部である。汎用レジスタ回路
には１つのレジスタのビット数分だけこれらのデータ信
号線１とレジスタ部２とが存在する。
【０００３】次に動作について説明する。汎用レジスタ
回路は各データ信号線１より入力されたデータ信号の状
態を各レジスタ部２において、記憶している。この時、
データ信号線１より入力されるデータの状態は、正
（１）か負（０）かである。
回路は各データ信号線１より入力されたデータ信号の状
態を各レジスタ部２において、記憶している。この時、
データ信号線１より入力されるデータの状態は、正
（１）か負（０）かである。
【０００４】
【発明が解決しようとする課題】従来の汎用レジスタ回
路は以上のように構成されているので、複数の汎用レジ
スタ回路を設けて汎用レジスタ装置を構成する場合は、
一つの汎用レジスタ回路の全ビットを正又は負にしてセ
ット又はリセットを行う工程を汎用レジスタ回路毎に行
わなければならず、複数の汎用レジスタ回路を制御する
には、汎用レジスタ回路の数だけその工程が必要であ
る。そのため、複数の汎用レジスタ回路をセット又はリ
セットする工程に時間がかかるという問題点があった。
路は以上のように構成されているので、複数の汎用レジ
スタ回路を設けて汎用レジスタ装置を構成する場合は、
一つの汎用レジスタ回路の全ビットを正又は負にしてセ
ット又はリセットを行う工程を汎用レジスタ回路毎に行
わなければならず、複数の汎用レジスタ回路を制御する
には、汎用レジスタ回路の数だけその工程が必要であ
る。そのため、複数の汎用レジスタ回路をセット又はリ
セットする工程に時間がかかるという問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、より高速に各汎用レジスタ回路
の全ビットを正又は負にすることのできる汎用レジスタ
装置を得ることを目的とする。
ためになされたもので、より高速に各汎用レジスタ回路
の全ビットを正又は負にすることのできる汎用レジスタ
装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る汎用レジ
スタ装置は、各汎用レジスタ回路に入力されるビットご
とのデータを制御して、入力されるデータに関わらず正
もしくは負にするとともに、各汎用レジスタ回路の全ビ
ットのデータを一度に正か負にするために、各汎用レジ
スタ回路へのレジスタセット信号、レジスタリセット信
号を伝送する信号線及びその信号線を制御する制御レジ
スタを付加したものである。
スタ装置は、各汎用レジスタ回路に入力されるビットご
とのデータを制御して、入力されるデータに関わらず正
もしくは負にするとともに、各汎用レジスタ回路の全ビ
ットのデータを一度に正か負にするために、各汎用レジ
スタ回路へのレジスタセット信号、レジスタリセット信
号を伝送する信号線及びその信号線を制御する制御レジ
スタを付加したものである。
【０００７】
【作用】この発明における汎用レジスタ装置は、汎用レ
ジスタ回路へのレジスタセット信号を正にし、レジスタ
リセット信号を負にすることにより、汎用レジスタの全
ビットが正になり、レジスタセット信号を負にし、レジ
スタリセット信号を正にすることにより汎用レジスタ全
ビットが負になる。
ジスタ回路へのレジスタセット信号を正にし、レジスタ
リセット信号を負にすることにより、汎用レジスタの全
ビットが正になり、レジスタセット信号を負にし、レジ
スタリセット信号を正にすることにより汎用レジスタ全
ビットが負になる。
【０００８】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図２は汎用レジスタ回路の１ビット分
の構成図であり、１はレジスタに記憶すべきデータを入
力するデータ信号線、２は入力されたデータを記憶する
１ビットのレジスタ部、３はデータ信号線１と電源間に
接続された第１の制御素子としてのＦＥＴ、４はデータ
信号線１と接地間に接続された第２の制御素子としての
ＦＥＴ、５はＦＥＴ３を制御するレジスタセット信号を
伝送する第１の信号線、６はＦＥＴ４を制御するレジス
タリセット信号を伝送する第２の信号線である。
ついて説明する。図２は汎用レジスタ回路の１ビット分
の構成図であり、１はレジスタに記憶すべきデータを入
力するデータ信号線、２は入力されたデータを記憶する
１ビットのレジスタ部、３はデータ信号線１と電源間に
接続された第１の制御素子としてのＦＥＴ、４はデータ
信号線１と接地間に接続された第２の制御素子としての
ＦＥＴ、５はＦＥＴ３を制御するレジスタセット信号を
伝送する第１の信号線、６はＦＥＴ４を制御するレジス
タリセット信号を伝送する第２の信号線である。
【０００９】図１はこの発明の一実施例による汎用レジ
スタ装置の構成図であり、１ａ〜１ｎ，２ａ〜２ｎ，３
ａ〜３ｎ，４ａ〜４ｎ，５ａ〜５ｍ，６ａ〜６ｍは図２
の１〜６で示したものと対応していることを示す。但
し、ｎは汎用レジスタ回路のビット数、ｍは汎用レジス
タ回路数を示す。７ａ〜７ｎはデータ信号線１ａ〜１
ｎ、レジスタ２ａ〜２ｎ、ＦＥＴ３ａ〜３ｎ，４ａ〜４
ｎから成る１ビットレジスタ回路、８ａ〜８ｍは１ビッ
トレジスタ回路７ａ〜７ｎから成る汎用レジスタ回路で
ある。各汎用レジスタ回路８ａ〜８ｍにおいては、ＦＥ
Ｔ３ａ〜３ｎに対して共通に第１の信号線５ａ〜５ｍが
接続され、ＦＥＴ４ａ〜４ｎに対して共通に第２の信号
線６ａ〜６ｍが接続されている。
スタ装置の構成図であり、１ａ〜１ｎ，２ａ〜２ｎ，３
ａ〜３ｎ，４ａ〜４ｎ，５ａ〜５ｍ，６ａ〜６ｍは図２
の１〜６で示したものと対応していることを示す。但
し、ｎは汎用レジスタ回路のビット数、ｍは汎用レジス
タ回路数を示す。７ａ〜７ｎはデータ信号線１ａ〜１
ｎ、レジスタ２ａ〜２ｎ、ＦＥＴ３ａ〜３ｎ，４ａ〜４
ｎから成る１ビットレジスタ回路、８ａ〜８ｍは１ビッ
トレジスタ回路７ａ〜７ｎから成る汎用レジスタ回路で
ある。各汎用レジスタ回路８ａ〜８ｍにおいては、ＦＥ
Ｔ３ａ〜３ｎに対して共通に第１の信号線５ａ〜５ｍが
接続され、ＦＥＴ４ａ〜４ｎに対して共通に第２の信号
線６ａ〜６ｍが接続されている。
【００１０】図３は第１の信号線５ａ〜５ｍを制御する
レジスタセット用制御レジスタの構成図である。図３に
おいて９はレジスタセット用制御レジスタであり、１０
ａ〜１０ｍは図１における第１の信号線５ａ〜５ｍで伝
送されるレジスタセット信号の正（１）もしくは負
（０）に対応して格納されるビット値であり、汎用レジ
スタ回路８ａ〜８ｍの数ｍだけ存在する。
レジスタセット用制御レジスタの構成図である。図３に
おいて９はレジスタセット用制御レジスタであり、１０
ａ〜１０ｍは図１における第１の信号線５ａ〜５ｍで伝
送されるレジスタセット信号の正（１）もしくは負
（０）に対応して格納されるビット値であり、汎用レジ
スタ回路８ａ〜８ｍの数ｍだけ存在する。
【００１１】図４は第２の信号線６ａ〜６ｍを制御する
レジスタリセット用制御レジスタの構成図である。図４
において、１１はレジスタリセット用制御レジスタであ
り、１２ａ〜１２ｍは図１における第２の信号線６ａ〜
６ｍで伝送されるレジスタリセット信号の正（１）もし
くは負（０）に対応して格納されるビット値であり、汎
用レジスタ回路８ａ〜８ｍの数ｍだけ存在する。
レジスタリセット用制御レジスタの構成図である。図４
において、１１はレジスタリセット用制御レジスタであ
り、１２ａ〜１２ｍは図１における第２の信号線６ａ〜
６ｍで伝送されるレジスタリセット信号の正（１）もし
くは負（０）に対応して格納されるビット値であり、汎
用レジスタ回路８ａ〜８ｍの数ｍだけ存在する。
【００１２】次に動作について説明する。汎用レジスタ
回路８ａ〜８ｍにおいて、第１の信号線５ａ〜５ｍ上の
レジスタセット信号を正にしてＦＥＴ３ａ〜３ｎをＯＮ
にすると共に、第２の信号線６ａ〜６ｍ上のレジスタリ
セット信号を負にしてＦＥＴ４ａ〜４ｎをＯＦＦにする
ことにより、各汎用レジスタ回路８ａ〜８ｍへのデータ
信号線１ａ〜１ｎからの入力データに関わらず、各汎用
レジスタ回路８ａ〜８ｍのレジスタ部２ａ〜２ｎの記憶
内容を一度に正にすることができる。つまり、各汎用レ
ジスタ回路８ａ〜８ｍへのレジスタセット信号をレジス
タセット用制御レジスタ９の各ビット値１０ａ〜１０ｍ
に割当てる共に、レジスタリセット信号をレジスタリセ
ット用制御レジスタ１１の各ビット値１２ａ〜１２ｍに
割り当てることにより、複数の汎用レジスタ回路８ａ〜
８ｍの全ビットを一度に正にすることができる。
回路８ａ〜８ｍにおいて、第１の信号線５ａ〜５ｍ上の
レジスタセット信号を正にしてＦＥＴ３ａ〜３ｎをＯＮ
にすると共に、第２の信号線６ａ〜６ｍ上のレジスタリ
セット信号を負にしてＦＥＴ４ａ〜４ｎをＯＦＦにする
ことにより、各汎用レジスタ回路８ａ〜８ｍへのデータ
信号線１ａ〜１ｎからの入力データに関わらず、各汎用
レジスタ回路８ａ〜８ｍのレジスタ部２ａ〜２ｎの記憶
内容を一度に正にすることができる。つまり、各汎用レ
ジスタ回路８ａ〜８ｍへのレジスタセット信号をレジス
タセット用制御レジスタ９の各ビット値１０ａ〜１０ｍ
に割当てる共に、レジスタリセット信号をレジスタリセ
ット用制御レジスタ１１の各ビット値１２ａ〜１２ｍに
割り当てることにより、複数の汎用レジスタ回路８ａ〜
８ｍの全ビットを一度に正にすることができる。
【００１３】また、同様にレジスタセット信号を負にし
てＦＥＴ３ａ〜３ｎをＯＦＦにし、レジスタリセット信
号を正にしてＦＥＴ４ａ〜４ｎをＯＮにすることによ
り、複数の汎用レジスタ回路８ａ〜８ｍの全ビットを負
にすることができる。また、データ信号線１ａ〜１ｎの
データをレジスタ部２ａ〜２ｎに記憶する場合は、第１
の信号線５ａ〜５ｍのレジスタセット信号を負にし、第
２の信号線６ａ〜６ｍのレジスタリセット信号を負にす
ることにより行うことができる。さらに汎用レジスタ回
路８ａ〜８ｍの各々についてセット又はリセットを行う
場合は、各ビット値１０ａ〜１０ｍ，１２ａ〜１２ｍを
それぞれセット、リセットに対応させて設定すればよ
い。
てＦＥＴ３ａ〜３ｎをＯＦＦにし、レジスタリセット信
号を正にしてＦＥＴ４ａ〜４ｎをＯＮにすることによ
り、複数の汎用レジスタ回路８ａ〜８ｍの全ビットを負
にすることができる。また、データ信号線１ａ〜１ｎの
データをレジスタ部２ａ〜２ｎに記憶する場合は、第１
の信号線５ａ〜５ｍのレジスタセット信号を負にし、第
２の信号線６ａ〜６ｍのレジスタリセット信号を負にす
ることにより行うことができる。さらに汎用レジスタ回
路８ａ〜８ｍの各々についてセット又はリセットを行う
場合は、各ビット値１０ａ〜１０ｍ，１２ａ〜１２ｍを
それぞれセット、リセットに対応させて設定すればよ
い。
【００１４】
【発明の効果】以上のように、この発明によれば、各汎
用レジスタ回路のレジスタ部のデータ信号線にセット，
リセットを行うための制御素子を設けると共に、各制御
素子を制御レジスタに格納されたセット，リセット信号
で汎用レジスタ回路毎に共通に制御するように構成した
ので、複数の汎用レジスタ回路のセット，リセットを一
度にかつ高速に行うことができ、このため各汎用レジス
タ回路毎のデータ入力工程を短縮できるという効果があ
る。
用レジスタ回路のレジスタ部のデータ信号線にセット，
リセットを行うための制御素子を設けると共に、各制御
素子を制御レジスタに格納されたセット，リセット信号
で汎用レジスタ回路毎に共通に制御するように構成した
ので、複数の汎用レジスタ回路のセット，リセットを一
度にかつ高速に行うことができ、このため各汎用レジス
タ回路毎のデータ入力工程を短縮できるという効果があ
る。
【図１】この発明の一実施例による汎用レジスタ装置を
示す構成図である。
示す構成図である。
【図２】この発明の汎用レジスタ回路の１ビット分の構
成を示す構成図である。
成を示す構成図である。
【図３】この発明の汎用レジスタ回路のレジスタセット
信号を制御するためのレジスタセット用制御レジスタを
示す構成図である。
信号を制御するためのレジスタセット用制御レジスタを
示す構成図である。
【図４】この発明の汎用レジスタ回路のレジスタリセッ
ト信号を制御するためのレジスタリセット用制御レジス
タを示す構成図である。
ト信号を制御するためのレジスタリセット用制御レジス
タを示す構成図である。
【図５】従来の汎用レジスタ回路の一ビット分の構成を
示すブロック図である。
示すブロック図である。
１ａ〜１ｎ データ信号線 ２ａ〜２ｎ レジスタ部 ３ａ〜３ｎ ＦＥＴ（第１の制御素子） ４ａ〜４ｎ ＦＥＴ（第２の制御素子） ５ａ〜５ｍ 第１の信号線 ６ａ〜６ｍ 第２の信号線 ８ａ〜８ｍ 汎用レジスタ回路 ９ レジスタセット用制御レジスタ １１ レジスタリセット用制御レジスタ
Claims (1)
- 【請求項１】 それぞれデータ信号線を通じて入力され
る１ビットのデータを記憶する複数のレジスタ部を有す
る汎用レジスタ回路を複数個設けて成る汎用レジスタ装
置において、上記各データ信号線に接続され対応する上
記レジスタ部をセットする複数の第１の制御素子と、上
記各データ信号線に接続され対応するレジスタ部をリセ
ットする複数の第２の制御素子と、上記各汎用レジスタ
回路毎に上記第１の制御素子を共通に制御するためのレ
ジスタセット信号を伝送する複数の第１の信号線と、上
記各汎用レジスタ回路毎に上記第２の制御素子を共通に
制御するためのレジスタリセット信号を伝送する複数の
第２の信号線と、上記各第１の信号線に与える上記レジ
スタセット信号を格納するレジスタセット用制御レジス
タと、上記各第２の信号線に与える上記レジスタリセッ
ト信号を格納するレジスタリセット用制御レジスタとを
設けたことを特徴とする汎用レジスタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4154220A JPH05324269A (ja) | 1992-05-22 | 1992-05-22 | 汎用レジスタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4154220A JPH05324269A (ja) | 1992-05-22 | 1992-05-22 | 汎用レジスタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05324269A true JPH05324269A (ja) | 1993-12-07 |
Family
ID=15579476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4154220A Pending JPH05324269A (ja) | 1992-05-22 | 1992-05-22 | 汎用レジスタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05324269A (ja) |
-
1992
- 1992-05-22 JP JP4154220A patent/JPH05324269A/ja active Pending
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