JPH04299692A - ビツト発見回路 - Google Patents
ビツト発見回路Info
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- JPH04299692A JPH04299692A JP3238298A JP23829891A JPH04299692A JP H04299692 A JPH04299692 A JP H04299692A JP 3238298 A JP3238298 A JP 3238298A JP 23829891 A JP23829891 A JP 23829891A JP H04299692 A JPH04299692 A JP H04299692A
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- JP
- Japan
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- bit
- contact means
- make contact
- circuit
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- 239000011159 matrix material Substances 0.000 claims abstract description 7
- 102220517058 Transcriptional regulator PINT87aa_I11A_mutation Human genes 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 4
- 102220517071 Transcriptional regulator PINT87aa_I10A_mutation Human genes 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 101001136140 Pinus strobus Putative oxygen-evolving enhancer protein 2 Proteins 0.000 description 1
- 102200048773 rs2224391 Human genes 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/74—Selecting or encoding within a word the position of one or more bits having a specified value, e.g. most or least significant one or zero detection, priority encoders
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Computer And Data Communications (AREA)
- Exchange Systems With Centralized Control (AREA)
- Selective Calling Equipment (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、スタートビツトから予
め定められた方向におけるｍビツト入力ワード中の最初
の０または１ビツトを発見するためのビツト発見回路に
関するものであり、このｍビツトワード中の前記ビツト
の位置はｎビツトコードによって決定される。
め定められた方向におけるｍビツト入力ワード中の最初
の０または１ビツトを発見するためのビツト発見回路に
関するものであり、このｍビツトワード中の前記ビツト
の位置はｎビツトコードによって決定される。
【０００２】
【従来の技術】そのようなビツト発見回路は従来より知
られており、一番左のビツトから見てｍビツトワードの
最初の０または１ビツトの位置を与える。この位置は一
般的に１０進ｍビツトコードによって決定され、そのた
めコード変換器がｎビツトコードに変換されたこのコー
ド、例えばｎビツトコードが２進コードであればｍ＝２
ｎ を有することが必要とされる。他方場合によっては
一番左のビツトからではなく、丁度処理されたビツト位
置からｍビツトワード中の最初の０または１ビツトを発
見することが有用である。
られており、一番左のビツトから見てｍビツトワードの
最初の０または１ビツトの位置を与える。この位置は一
般的に１０進ｍビツトコードによって決定され、そのた
めコード変換器がｎビツトコードに変換されたこのコー
ド、例えばｎビツトコードが２進コードであればｍ＝２
ｎ を有することが必要とされる。他方場合によっては
一番左のビツトからではなく、丁度処理されたビツト位
置からｍビツトワード中の最初の０または１ビツトを発
見することが有用である。
【０００３】
【発明が解決しようとする課題】この発明の目的は、前
記のような形式であるが、選択されたビツト位置から数
えてｍビツトワード中の最初の０または１ビツトのｎビ
ツト位置コードを直接与えるビツト発見回路を提供する
ことである。
記のような形式であるが、選択されたビツト位置から数
えてｍビツトワード中の最初の０または１ビツトのｎビ
ツト位置コードを直接与えるビツト発見回路を提供する
ことである。
【０００４】
【課題を解決するための手段】この発明によれば、この
目的は、ｍ行ｎ列の交差点のマトリックスを具備し、各
交差点は切換え接点手段を備え、切換え接点手段は、共
通の端子を具備する第１のメーク接点手段と、ブレーク
接点手段と、第２のメーク接点手段とを含み、切換え接
点手段の行は前記ｍビツトワードの各ビツトにより制御
され、各行の切換え接点手段のブレーク接点手段はこれ
らブレーク接点手段を制御するｍビツトワードのビツト
を識別するｎビツトコードの各ビツトに結合され、同じ
列の切換え接点手段の第１のメーク接点手段は直列に接
続され、一方同じ列の前記第２のメーク接点手段は同じ
出力端子に並列に接続され、前記第２のメーク接点手段
の行は単一の行選択回路によって制御されるビツト発見
回路によって達成される。例えばｍビツトワードのビツ
ト１の制御下に、関連する行の切換え接点手段だけがこ
れらの行のｎビツト識別コードを遮断してその第１のメ
ーク接点手段を閉じるように動作し、一方単一の行選択
回路の制御下に選択された行の前記第２のメーク接点手
段がその交差点端子を出力端子へ接続するように動作す
る。その結果、接点手段の連鎖がｍビツトワードのビツ
ト０によって制御された選択された単一行に続いて第１
の行のブレーク接点手段から出力端子へ閉じられたメー
ク接点手段を介して形成され、そのため選択された単一
行に続く第１のビツト１の行のｎビツト識別コードは直
接これらの出力端子に現れる。上記の、およびその他の
この発明の目的および特徴は添付図面を参照とする以下
の実施例の説明によって明瞭になり、最も良く理解され
るであろう。
目的は、ｍ行ｎ列の交差点のマトリックスを具備し、各
交差点は切換え接点手段を備え、切換え接点手段は、共
通の端子を具備する第１のメーク接点手段と、ブレーク
接点手段と、第２のメーク接点手段とを含み、切換え接
点手段の行は前記ｍビツトワードの各ビツトにより制御
され、各行の切換え接点手段のブレーク接点手段はこれ
らブレーク接点手段を制御するｍビツトワードのビツト
を識別するｎビツトコードの各ビツトに結合され、同じ
列の切換え接点手段の第１のメーク接点手段は直列に接
続され、一方同じ列の前記第２のメーク接点手段は同じ
出力端子に並列に接続され、前記第２のメーク接点手段
の行は単一の行選択回路によって制御されるビツト発見
回路によって達成される。例えばｍビツトワードのビツ
ト１の制御下に、関連する行の切換え接点手段だけがこ
れらの行のｎビツト識別コードを遮断してその第１のメ
ーク接点手段を閉じるように動作し、一方単一の行選択
回路の制御下に選択された行の前記第２のメーク接点手
段がその交差点端子を出力端子へ接続するように動作す
る。その結果、接点手段の連鎖がｍビツトワードのビツ
ト０によって制御された選択された単一行に続いて第１
の行のブレーク接点手段から出力端子へ閉じられたメー
ク接点手段を介して形成され、そのため選択された単一
行に続く第１のビツト１の行のｎビツト識別コードは直
接これらの出力端子に現れる。上記の、およびその他の
この発明の目的および特徴は添付図面を参照とする以下
の実施例の説明によって明瞭になり、最も良く理解され
るであろう。
【０００５】
【実施例】図１に示されたこの発明の１実施例のビツト
発見回路は４個の出力Ｓ００乃至Ｓ１１を有する４ビツ
ト入力ワード蓄積入力レジスタＩＲと、４個の出力Ｐ０
０乃至ＰＳ１１を有する４ビツト入力変換器ＴＲと、２
個の入力ＩＡおよびＩＢを有する識別値出力レジスタＯ
Ｒと、８個の交差点のマトリックスＭとを備えている。
発見回路は４個の出力Ｓ００乃至Ｓ１１を有する４ビツ
ト入力ワード蓄積入力レジスタＩＲと、４個の出力Ｐ０
０乃至ＰＳ１１を有する４ビツト入力変換器ＴＲと、２
個の入力ＩＡおよびＩＢを有する識別値出力レジスタＯ
Ｒと、８個の交差点のマトリックスＭとを備えている。
【０００６】入力レジスタＩＲは４ビツト入力ワードを
蓄積することができ、このワードのビツト位置はそれぞ
れ２ビツト識別コード００，０１，１０，１１によって
決定される。
蓄積することができ、このワードのビツト位置はそれぞ
れ２ビツト識別コード００，０１，１０，１１によって
決定される。
【０００７】変換器ＴＲはその入力ＩＮに供給された選
択された２ビツト識別コード００，０１，１０，１１を
それぞれ対応する４ビツト１０進ビツト位置コード００
０１，００１０，０１００，または１０００に変換する
。識別値出力レジスタＯＲは入力ＩＡおよびＩＢに与え
られた２ビツト識別値ビツト位置コードを蓄積すること
ができる。
択された２ビツト識別コード００，０１，１０，１１を
それぞれ対応する４ビツト１０進ビツト位置コード００
０１，００１０，０１００，または１０００に変換する
。識別値出力レジスタＯＲは入力ＩＡおよびＩＢに与え
られた２ビツト識別値ビツト位置コードを蓄積すること
ができる。
【０００８】マトリックスＭの８個の交差点は４行２列
に配置され、各交差点は切換え接点ＡＢＣ、すなわち第
１のメーク接点ＡＢ、ブレーク接点ＡＣ、および第２の
メーク接点ＡＤを備えている。同じ交差点の全ての接点
は共通の端子Ａを有している。８個の第２の切換え接点
ＡＢＣはＩ００Ａ，Ｉ００Ｂ乃至Ｉ１１Ａ，Ｉ１１Ｂと
して示され、一方８個のメーク接点ＡＤはＳ００Ａ，Ｓ
００Ｂ乃至Ｓ１１Ａ，Ｓ１１Ｂとして示されている。こ
れらの接点は一部が動作位置の状態で示され、全てが同
じ休止位置では示されていない。
に配置され、各交差点は切換え接点ＡＢＣ、すなわち第
１のメーク接点ＡＢ、ブレーク接点ＡＣ、および第２の
メーク接点ＡＤを備えている。同じ交差点の全ての接点
は共通の端子Ａを有している。８個の第２の切換え接点
ＡＢＣはＩ００Ａ，Ｉ００Ｂ乃至Ｉ１１Ａ，Ｉ１１Ｂと
して示され、一方８個のメーク接点ＡＤはＳ００Ａ，Ｓ
００Ｂ乃至Ｓ１１Ａ，Ｓ１１Ｂとして示されている。こ
れらの接点は一部が動作位置の状態で示され、全てが同
じ休止位置では示されていない。
【０００９】切換え接点ＡＢＣの行、すなわちＩ００Ａ
，Ｉ００Ｂ乃至Ｉ１１Ａ，Ｉ１１Ｂは入力レジスタＩＲ
中に蓄積されている４ビツト入力ワードの各ビツトによ
ってその出力Ｓ００乃至Ｓ１１を介して制御される。 各行の切換え接点ＡＢＣのブレーク接点ＡＣはこれらブ
レーク接点を制御する４ビツトワードのビツト位置を識
別する２ビツト位置コードの各ビツトに結合される。例
えばブレーク接点Ｉ００ＡおよびＩ００Ｂは入力レジス
タＩＲの出力Ｓ００を介してこれらのブレーク接点を制
御する４ビツトワードの第１ビツトの位置を識別する２
ビツト位置コード００の各ビツト０および０に結合され
ている。同様に第２の行のブレーク接点Ｉ０１Ａおよび
Ｉ０１Ｂは４ビツトワードの第２ビツトの位置を識別す
る２ビツト位置コード０１の各ビツト０および１に、ま
た第３の行のブレーク接点Ｉ１０ＡおよびＩ１０Ｂは４
ビツトワードの第３ビツトの位置を識別する２ビツト位
置コード１０の各ビツト１および０に、また第４の行の
ブレーク接点Ｉ１１ＡおよびＩ１１Ｂは４ビツトワード
の第４ビツトの位置を識別する２ビツト位置コード１１
の各ビツト１および１に結合されている。
，Ｉ００Ｂ乃至Ｉ１１Ａ，Ｉ１１Ｂは入力レジスタＩＲ
中に蓄積されている４ビツト入力ワードの各ビツトによ
ってその出力Ｓ００乃至Ｓ１１を介して制御される。 各行の切換え接点ＡＢＣのブレーク接点ＡＣはこれらブ
レーク接点を制御する４ビツトワードのビツト位置を識
別する２ビツト位置コードの各ビツトに結合される。例
えばブレーク接点Ｉ００ＡおよびＩ００Ｂは入力レジス
タＩＲの出力Ｓ００を介してこれらのブレーク接点を制
御する４ビツトワードの第１ビツトの位置を識別する２
ビツト位置コード００の各ビツト０および０に結合され
ている。同様に第２の行のブレーク接点Ｉ０１Ａおよび
Ｉ０１Ｂは４ビツトワードの第２ビツトの位置を識別す
る２ビツト位置コード０１の各ビツト０および１に、ま
た第３の行のブレーク接点Ｉ１０ＡおよびＩ１０Ｂは４
ビツトワードの第３ビツトの位置を識別する２ビツト位
置コード１０の各ビツト１および０に、また第４の行の
ブレーク接点Ｉ１１ＡおよびＩ１１Ｂは４ビツトワード
の第４ビツトの位置を識別する２ビツト位置コード１１
の各ビツト１および１に結合されている。
【００１０】各列の第１のメーク接点ＡＢは直列に接続
されて閉ループを構成し、一方各列の第２のメーク接点
ＡＤは出力レジスタＯＲの同じ入力端子ＩＡまたはＩＢ
に接続されている。そのような第２のメーク接点ＡＤの
行は変換器ＴＲの出力Ｐ００乃至Ｐ１１それぞれ１つを
介して、すなわちこれらの出力において与えられる４ビ
ツト１０進ビツト位置コード０００１乃至１０００によ
って制御される。
されて閉ループを構成し、一方各列の第２のメーク接点
ＡＤは出力レジスタＯＲの同じ入力端子ＩＡまたはＩＢ
に接続されている。そのような第２のメーク接点ＡＤの
行は変換器ＴＲの出力Ｐ００乃至Ｐ１１それぞれ１つを
介して、すなわちこれらの出力において与えられる４ビ
ツト１０進ビツト位置コード０００１乃至１０００によ
って制御される。
【００１１】上記のようなビツト発見回路は、変換器Ｔ
Ｒによって選択された位置から出発して入力レジスタＩ
Ｒ中に蓄積されている４ビツト入力ワードの最初の０を
発見して出力レジスタＯＲにこの発見したビツト０の２
ビツト位置コードを蓄積するように構成されている。
Ｒによって選択された位置から出発して入力レジスタＩ
Ｒ中に蓄積されている４ビツト入力ワードの最初の０を
発見して出力レジスタＯＲにこの発見したビツト０の２
ビツト位置コードを蓄積するように構成されている。
【００１２】このビツト発見回路は、例えば、入力レジ
スタＩＲ中に蓄積されている４ビツト入力ワードが０１
１０であり、変換器ＴＲの入力ＩＮに供給された２ビツ
トコードが０１であると仮定するとき次のように動作す
る。
スタＩＲ中に蓄積されている４ビツト入力ワードが０１
１０であり、変換器ＴＲの入力ＩＮに供給された２ビツ
トコードが０１であると仮定するとき次のように動作す
る。
【００１３】入力ワードは０１１０であるから、出力Ｓ
００およびＳ１１は不活性（０）であり、一方出力Ｓ０
１およびＳ１０は活性（１）である。その結果切換え接
点Ｉ０１Ａ，Ｉ０１Ｂ，Ｉ１０Ａ，Ｉ１０Ｂだけが図示
の動作位置に切換えられる。すなわち第１のメーク接点
ＡＢが閉じられる。他方変換器ＴＲに供給された２ビツ
ト入力コードは４ビツト位置コード０１００に変換され
、その結果第２のメーク接点Ｓ０１ＡおよびＳ０１Ｂだ
けが図示の動作位置に切換えられる。これにより選択さ
れた行に続く４ビツト入力ワード０１１０の最初の０ビ
ツトの２ビツト位置コード１１の識別値ビツト１，１が
入力ＩＡおよびＩＢに供給される。さらに詳しく説明す
れば、第１のビツト１はＩ１１Ａのブレーク接点ＡＣ、
Ｉ１０ＡおよびＩ１０Ｂの第１のメーク接点ＡＢ、およ
びＳ０１Ａの第２のメーク接点ＡＤを介してＩＡに供給
される。第２のビツト１は同様にしてＩＢに供給される
。したがって出力レジスタＯＲは最終的に発見した第１
の０ビツトの２ビツト位置コード１１を蓄積する。
００およびＳ１１は不活性（０）であり、一方出力Ｓ０
１およびＳ１０は活性（１）である。その結果切換え接
点Ｉ０１Ａ，Ｉ０１Ｂ，Ｉ１０Ａ，Ｉ１０Ｂだけが図示
の動作位置に切換えられる。すなわち第１のメーク接点
ＡＢが閉じられる。他方変換器ＴＲに供給された２ビツ
ト入力コードは４ビツト位置コード０１００に変換され
、その結果第２のメーク接点Ｓ０１ＡおよびＳ０１Ｂだ
けが図示の動作位置に切換えられる。これにより選択さ
れた行に続く４ビツト入力ワード０１１０の最初の０ビ
ツトの２ビツト位置コード１１の識別値ビツト１，１が
入力ＩＡおよびＩＢに供給される。さらに詳しく説明す
れば、第１のビツト１はＩ１１Ａのブレーク接点ＡＣ、
Ｉ１０ＡおよびＩ１０Ｂの第１のメーク接点ＡＢ、およ
びＳ０１Ａの第２のメーク接点ＡＤを介してＩＡに供給
される。第２のビツト１は同様にしてＩＢに供給される
。したがって出力レジスタＯＲは最終的に発見した第１
の０ビツトの２ビツト位置コード１１を蓄積する。
【００１４】図２を参照すると切換え接点Ｉ００Ａおよ
び第２のメーク接点Ｓ００Ａを備えた図１の交差点の実
際的な実施例を示している。切換え接点Ｉ００Ａは通過
ゲートによって構成されている第１のメーク接点ＡＢを
備え、この通過ゲートはそれぞれ出力Ｓ００およびその
補数信号（／Ｓ００）（ここでＳ００の補数信号をこの
ような形態で示す）によって制御されるＮＭＯＳトラン
ジスタＮＭ１およびＰＭＯＳトランジスタＰＭ１によっ
て構成されている。切換え接点Ｉ００Ａのブレーク接点
ＡＣは補数信号（／Ｓ００）によって制御されるＮＭＯ
ＳトランジスタＮＭ３によって構成され、端子Ｃは０ボ
ルトに等しく２進０を表す電源ＶＳＳに接続されている
。メーク接点Ｓ００Ａは出力Ｐ００およびその補数信号
（／Ｐ００）によって制御されるＮＭＯＳトランジスタ
ＮＭ２およびＰＭＯＳトランジスタＰＭ２によって構成
された別の通過ゲートによって構成されている。
び第２のメーク接点Ｓ００Ａを備えた図１の交差点の実
際的な実施例を示している。切換え接点Ｉ００Ａは通過
ゲートによって構成されている第１のメーク接点ＡＢを
備え、この通過ゲートはそれぞれ出力Ｓ００およびその
補数信号（／Ｓ００）（ここでＳ００の補数信号をこの
ような形態で示す）によって制御されるＮＭＯＳトラン
ジスタＮＭ１およびＰＭＯＳトランジスタＰＭ１によっ
て構成されている。切換え接点Ｉ００Ａのブレーク接点
ＡＣは補数信号（／Ｓ００）によって制御されるＮＭＯ
ＳトランジスタＮＭ３によって構成され、端子Ｃは０ボ
ルトに等しく２進０を表す電源ＶＳＳに接続されている
。メーク接点Ｓ００Ａは出力Ｐ００およびその補数信号
（／Ｐ００）によって制御されるＮＭＯＳトランジスタ
ＮＭ２およびＰＭＯＳトランジスタＰＭ２によって構成
された別の通過ゲートによって構成されている。
【００１５】交差点のブレーク接点ＡＣがビツト１に接
続されている場合には、ＮＭＯＳトランジスタＮＭ３は
Ｓ００によって制御されるＰＭＯＳトランジスタＰＭ３
によって置換され、端子Ｃは５ボルトに等しい２進１を
表す電圧の電源ＶＤＤに接続される。
続されている場合には、ＮＭＯＳトランジスタＮＭ３は
Ｓ００によって制御されるＰＭＯＳトランジスタＰＭ３
によって置換され、端子Ｃは５ボルトに等しい２進１を
表す電圧の電源ＶＤＤに接続される。
【００１６】図１の交差点を実現するために図２のトラ
ンジスタスイッチの代りに、ゲートを使用することも可
能である。例えば入力がＢ，（／Ｓ００）およびＣ，Ｓ
００によって構成された２個のアンドゲートを使用する
ことができる。それらの出力はオアゲートを介して別の
アンドゲートの入力に接続される。この別のアンドゲー
トの他方の入力はＰ００によって構成され、その出力は
出力Ｄを構成する。
ンジスタスイッチの代りに、ゲートを使用することも可
能である。例えば入力がＢ，（／Ｓ００）およびＣ，Ｓ
００によって構成された２個のアンドゲートを使用する
ことができる。それらの出力はオアゲートを介して別の
アンドゲートの入力に接続される。この別のアンドゲー
トの他方の入力はＰ００によって構成され、その出力は
出力Ｄを構成する。
【００１７】上記のようなビツト発見回路は例えば通信
スイッチングシステムで有用であり、それにおいては複
数の使用中および空チャンネル間の次の空チャンネルが
実際に処理されている予め定められたチャンネルから発
見されなければならない。上記の例から例えば４つのそ
のようなチャンネルの２番目のチャンネルが実際に処理
されている（したがって使用中である）とき、次の使用
されるべき空チャンネルは識別値１１を持つ第４のチャ
ンネルであることが判る。
スイッチングシステムで有用であり、それにおいては複
数の使用中および空チャンネル間の次の空チャンネルが
実際に処理されている予め定められたチャンネルから発
見されなければならない。上記の例から例えば４つのそ
のようなチャンネルの２番目のチャンネルが実際に処理
されている（したがって使用中である）とき、次の使用
されるべき空チャンネルは識別値１１を持つ第４のチャ
ンネルであることが判る。
【００１８】以上この発明の原理を特定の装置に関連し
て説明したが、これは単なる例示であり、添付特許請求
の範囲によって定義されている本発明の技術的範囲を限
定するものではないことを理解すべきである。
て説明したが、これは単なる例示であり、添付特許請求
の範囲によって定義されている本発明の技術的範囲を限
定するものではないことを理解すべきである。
【図１】本発明の１実施例のビツト発見回路のブロック
図。
図。
【図２】休止状態の図１のＩ００Ａ／Ｓ００Ａの交差点
の電子的構成の１例のブロック図。
の電子的構成の１例のブロック図。
ＩＲ…入力ワードレジスタ、ＴＲ…変換器、ＯＲ…識別
値出力レジスタ、Ｍ…マトリックス。
値出力レジスタ、Ｍ…マトリックス。
Claims (4)
- 【請求項１】 スタートビツトから予め定められた方
向におけるｍビツト入力ワード中の最初の０または１ビ
ツトを発見するための回路であって、ｍビツト入力ワー
ド中の前記ビツトの位置がｎビツトコードによって決定
されるビツト発見回路において、ｍ行ｎ列の交差点のマ
トリックスを具備し、交差点はそれぞれ切換え接点手段
を備え、切換え接点手段は、共通の端子を具備する第１
のメーク接点手段と、ブレーク接点手段と、第２のメー
ク接点手段とを含み、切換え接点手段の行は前記ｍビツ
トワードの各ビツトにより制御され、各行の切換え接点
手段のブレーク接点手段はこれらブレーク接点手段を制
御するｍビツトワードのビツトを識別するｎビツトコー
ドの各ビツトに結合され、同じ列の切換え接点手段の第
１のメーク接点手段は直列に接続され、一方同じ列の前
記第２のメーク接点手段は同じ出力端子に並列に接続さ
れ、前記第２のメーク接点手段の行は単一の行選択回路
によって制御されることを特徴とするビツト発見回路。 - 【請求項２】 同じ列の切換え接点手段の直列に接続
された第１のメーク接点手段は閉じたループに接続され
ている請求項１記載のビツト発見回路。 - 【請求項３】 前記ｍビツトワードのｍビツトの値は
通信交換回路網中の各通信チャンネルの空き、または使
用中状態を表わしている請求項１記載のビツト発見回路
。 - 【請求項４】 前記単一の行選択回路はｎビツト位置
コードを１０進ｍビツト位置コードに変換する変換器を
具備し、その１０進ｍビツトのビツトは前記第２のメー
ク接点手段の前記行のそれぞれのものを制御する請求項
１記載のビツト発見回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| BE90870152:7 | 1990-09-18 | ||
| EP90870152A EP0476213B1 (en) | 1990-09-18 | 1990-09-18 | Bit finder circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04299692A true JPH04299692A (ja) | 1992-10-22 |
Family
ID=8206079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3238298A Pending JPH04299692A (ja) | 1990-09-18 | 1991-09-18 | ビツト発見回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5210529A (ja) |
| EP (1) | EP0476213B1 (ja) |
| JP (1) | JPH04299692A (ja) |
| AU (1) | AU643826B2 (ja) |
| CA (1) | CA2051026C (ja) |
| DE (1) | DE69031341T2 (ja) |
| ES (1) | ES2106730T3 (ja) |
| FI (1) | FI101431B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06189332A (ja) * | 1992-12-21 | 1994-07-08 | Hitachi Ltd | ホワイトバランス補正装置 |
Family Cites Families (5)
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