JPH04299692A - ビツト発見回路 - Google Patents
ビツト発見回路Info
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- JPH04299692A JPH04299692A JP3238298A JP23829891A JPH04299692A JP H04299692 A JPH04299692 A JP H04299692A JP 3238298 A JP3238298 A JP 3238298A JP 23829891 A JP23829891 A JP 23829891A JP H04299692 A JPH04299692 A JP H04299692A
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- JP
- Japan
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- bit
- contact means
- make contact
- circuit
- switching
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- Pending
Links
- 239000011159 matrix material Substances 0.000 claims abstract description 7
- 102220517058 Transcriptional regulator PINT87aa_I11A_mutation Human genes 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 4
- 102220517071 Transcriptional regulator PINT87aa_I10A_mutation Human genes 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 101001136140 Pinus strobus Putative oxygen-evolving enhancer protein 2 Proteins 0.000 description 1
- 102200048773 rs2224391 Human genes 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/74—Selecting or encoding within a word the position of one or more bits having a specified value, e.g. most or least significant one or zero detection, priority encoders
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Selective Calling Equipment (AREA)
- Electronic Switches (AREA)
- Exchange Systems With Centralized Control (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、スタートビツトから予
め定められた方向におけるmビツト入力ワード中の最初
の0または1ビツトを発見するためのビツト発見回路に
関するものであり、このmビツトワード中の前記ビツト
の位置はnビツトコードによって決定される。
め定められた方向におけるmビツト入力ワード中の最初
の0または1ビツトを発見するためのビツト発見回路に
関するものであり、このmビツトワード中の前記ビツト
の位置はnビツトコードによって決定される。
【0002】
【従来の技術】そのようなビツト発見回路は従来より知
られており、一番左のビツトから見てmビツトワードの
最初の0または1ビツトの位置を与える。この位置は一
般的に10進mビツトコードによって決定され、そのた
めコード変換器がnビツトコードに変換されたこのコー
ド、例えばnビツトコードが2進コードであればm=2
n を有することが必要とされる。他方場合によっては
一番左のビツトからではなく、丁度処理されたビツト位
置からmビツトワード中の最初の0または1ビツトを発
見することが有用である。
られており、一番左のビツトから見てmビツトワードの
最初の0または1ビツトの位置を与える。この位置は一
般的に10進mビツトコードによって決定され、そのた
めコード変換器がnビツトコードに変換されたこのコー
ド、例えばnビツトコードが2進コードであればm=2
n を有することが必要とされる。他方場合によっては
一番左のビツトからではなく、丁度処理されたビツト位
置からmビツトワード中の最初の0または1ビツトを発
見することが有用である。
【0003】
【発明が解決しようとする課題】この発明の目的は、前
記のような形式であるが、選択されたビツト位置から数
えてmビツトワード中の最初の0または1ビツトのnビ
ツト位置コードを直接与えるビツト発見回路を提供する
ことである。
記のような形式であるが、選択されたビツト位置から数
えてmビツトワード中の最初の0または1ビツトのnビ
ツト位置コードを直接与えるビツト発見回路を提供する
ことである。
【0004】
【課題を解決するための手段】この発明によれば、この
目的は、m行n列の交差点のマトリックスを具備し、各
交差点は切換え接点手段を備え、切換え接点手段は、共
通の端子を具備する第1のメーク接点手段と、ブレーク
接点手段と、第2のメーク接点手段とを含み、切換え接
点手段の行は前記mビツトワードの各ビツトにより制御
され、各行の切換え接点手段のブレーク接点手段はこれ
らブレーク接点手段を制御するmビツトワードのビツト
を識別するnビツトコードの各ビツトに結合され、同じ
列の切換え接点手段の第1のメーク接点手段は直列に接
続され、一方同じ列の前記第2のメーク接点手段は同じ
出力端子に並列に接続され、前記第2のメーク接点手段
の行は単一の行選択回路によって制御されるビツト発見
回路によって達成される。例えばmビツトワードのビツ
ト1の制御下に、関連する行の切換え接点手段だけがこ
れらの行のnビツト識別コードを遮断してその第1のメ
ーク接点手段を閉じるように動作し、一方単一の行選択
回路の制御下に選択された行の前記第2のメーク接点手
段がその交差点端子を出力端子へ接続するように動作す
る。その結果、接点手段の連鎖がmビツトワードのビツ
ト0によって制御された選択された単一行に続いて第1
の行のブレーク接点手段から出力端子へ閉じられたメー
ク接点手段を介して形成され、そのため選択された単一
行に続く第1のビツト1の行のnビツト識別コードは直
接これらの出力端子に現れる。上記の、およびその他の
この発明の目的および特徴は添付図面を参照とする以下
の実施例の説明によって明瞭になり、最も良く理解され
るであろう。
目的は、m行n列の交差点のマトリックスを具備し、各
交差点は切換え接点手段を備え、切換え接点手段は、共
通の端子を具備する第1のメーク接点手段と、ブレーク
接点手段と、第2のメーク接点手段とを含み、切換え接
点手段の行は前記mビツトワードの各ビツトにより制御
され、各行の切換え接点手段のブレーク接点手段はこれ
らブレーク接点手段を制御するmビツトワードのビツト
を識別するnビツトコードの各ビツトに結合され、同じ
列の切換え接点手段の第1のメーク接点手段は直列に接
続され、一方同じ列の前記第2のメーク接点手段は同じ
出力端子に並列に接続され、前記第2のメーク接点手段
の行は単一の行選択回路によって制御されるビツト発見
回路によって達成される。例えばmビツトワードのビツ
ト1の制御下に、関連する行の切換え接点手段だけがこ
れらの行のnビツト識別コードを遮断してその第1のメ
ーク接点手段を閉じるように動作し、一方単一の行選択
回路の制御下に選択された行の前記第2のメーク接点手
段がその交差点端子を出力端子へ接続するように動作す
る。その結果、接点手段の連鎖がmビツトワードのビツ
ト0によって制御された選択された単一行に続いて第1
の行のブレーク接点手段から出力端子へ閉じられたメー
ク接点手段を介して形成され、そのため選択された単一
行に続く第1のビツト1の行のnビツト識別コードは直
接これらの出力端子に現れる。上記の、およびその他の
この発明の目的および特徴は添付図面を参照とする以下
の実施例の説明によって明瞭になり、最も良く理解され
るであろう。
【0005】
【実施例】図1に示されたこの発明の1実施例のビツト
発見回路は4個の出力S00乃至S11を有する4ビツ
ト入力ワード蓄積入力レジスタIRと、4個の出力P0
0乃至PS11を有する4ビツト入力変換器TRと、2
個の入力IAおよびIBを有する識別値出力レジスタO
Rと、8個の交差点のマトリックスMとを備えている。
発見回路は4個の出力S00乃至S11を有する4ビツ
ト入力ワード蓄積入力レジスタIRと、4個の出力P0
0乃至PS11を有する4ビツト入力変換器TRと、2
個の入力IAおよびIBを有する識別値出力レジスタO
Rと、8個の交差点のマトリックスMとを備えている。
【0006】入力レジスタIRは4ビツト入力ワードを
蓄積することができ、このワードのビツト位置はそれぞ
れ2ビツト識別コード00,01,10,11によって
決定される。
蓄積することができ、このワードのビツト位置はそれぞ
れ2ビツト識別コード00,01,10,11によって
決定される。
【0007】変換器TRはその入力INに供給された選
択された2ビツト識別コード00,01,10,11を
それぞれ対応する4ビツト10進ビツト位置コード00
01,0010,0100,または1000に変換する
。識別値出力レジスタORは入力IAおよびIBに与え
られた2ビツト識別値ビツト位置コードを蓄積すること
ができる。
択された2ビツト識別コード00,01,10,11を
それぞれ対応する4ビツト10進ビツト位置コード00
01,0010,0100,または1000に変換する
。識別値出力レジスタORは入力IAおよびIBに与え
られた2ビツト識別値ビツト位置コードを蓄積すること
ができる。
【0008】マトリックスMの8個の交差点は4行2列
に配置され、各交差点は切換え接点ABC、すなわち第
1のメーク接点AB、ブレーク接点AC、および第2の
メーク接点ADを備えている。同じ交差点の全ての接点
は共通の端子Aを有している。8個の第2の切換え接点
ABCはI00A,I00B乃至I11A,I11Bと
して示され、一方8個のメーク接点ADはS00A,S
00B乃至S11A,S11Bとして示されている。こ
れらの接点は一部が動作位置の状態で示され、全てが同
じ休止位置では示されていない。
に配置され、各交差点は切換え接点ABC、すなわち第
1のメーク接点AB、ブレーク接点AC、および第2の
メーク接点ADを備えている。同じ交差点の全ての接点
は共通の端子Aを有している。8個の第2の切換え接点
ABCはI00A,I00B乃至I11A,I11Bと
して示され、一方8個のメーク接点ADはS00A,S
00B乃至S11A,S11Bとして示されている。こ
れらの接点は一部が動作位置の状態で示され、全てが同
じ休止位置では示されていない。
【0009】切換え接点ABCの行、すなわちI00A
,I00B乃至I11A,I11Bは入力レジスタIR
中に蓄積されている4ビツト入力ワードの各ビツトによ
ってその出力S00乃至S11を介して制御される。 各行の切換え接点ABCのブレーク接点ACはこれらブ
レーク接点を制御する4ビツトワードのビツト位置を識
別する2ビツト位置コードの各ビツトに結合される。例
えばブレーク接点I00AおよびI00Bは入力レジス
タIRの出力S00を介してこれらのブレーク接点を制
御する4ビツトワードの第1ビツトの位置を識別する2
ビツト位置コード00の各ビツト0および0に結合され
ている。同様に第2の行のブレーク接点I01Aおよび
I01Bは4ビツトワードの第2ビツトの位置を識別す
る2ビツト位置コード01の各ビツト0および1に、ま
た第3の行のブレーク接点I10AおよびI10Bは4
ビツトワードの第3ビツトの位置を識別する2ビツト位
置コード10の各ビツト1および0に、また第4の行の
ブレーク接点I11AおよびI11Bは4ビツトワード
の第4ビツトの位置を識別する2ビツト位置コード11
の各ビツト1および1に結合されている。
,I00B乃至I11A,I11Bは入力レジスタIR
中に蓄積されている4ビツト入力ワードの各ビツトによ
ってその出力S00乃至S11を介して制御される。 各行の切換え接点ABCのブレーク接点ACはこれらブ
レーク接点を制御する4ビツトワードのビツト位置を識
別する2ビツト位置コードの各ビツトに結合される。例
えばブレーク接点I00AおよびI00Bは入力レジス
タIRの出力S00を介してこれらのブレーク接点を制
御する4ビツトワードの第1ビツトの位置を識別する2
ビツト位置コード00の各ビツト0および0に結合され
ている。同様に第2の行のブレーク接点I01Aおよび
I01Bは4ビツトワードの第2ビツトの位置を識別す
る2ビツト位置コード01の各ビツト0および1に、ま
た第3の行のブレーク接点I10AおよびI10Bは4
ビツトワードの第3ビツトの位置を識別する2ビツト位
置コード10の各ビツト1および0に、また第4の行の
ブレーク接点I11AおよびI11Bは4ビツトワード
の第4ビツトの位置を識別する2ビツト位置コード11
の各ビツト1および1に結合されている。
【0010】各列の第1のメーク接点ABは直列に接続
されて閉ループを構成し、一方各列の第2のメーク接点
ADは出力レジスタORの同じ入力端子IAまたはIB
に接続されている。そのような第2のメーク接点ADの
行は変換器TRの出力P00乃至P11それぞれ1つを
介して、すなわちこれらの出力において与えられる4ビ
ツト10進ビツト位置コード0001乃至1000によ
って制御される。
されて閉ループを構成し、一方各列の第2のメーク接点
ADは出力レジスタORの同じ入力端子IAまたはIB
に接続されている。そのような第2のメーク接点ADの
行は変換器TRの出力P00乃至P11それぞれ1つを
介して、すなわちこれらの出力において与えられる4ビ
ツト10進ビツト位置コード0001乃至1000によ
って制御される。
【0011】上記のようなビツト発見回路は、変換器T
Rによって選択された位置から出発して入力レジスタI
R中に蓄積されている4ビツト入力ワードの最初の0を
発見して出力レジスタORにこの発見したビツト0の2
ビツト位置コードを蓄積するように構成されている。
Rによって選択された位置から出発して入力レジスタI
R中に蓄積されている4ビツト入力ワードの最初の0を
発見して出力レジスタORにこの発見したビツト0の2
ビツト位置コードを蓄積するように構成されている。
【0012】このビツト発見回路は、例えば、入力レジ
スタIR中に蓄積されている4ビツト入力ワードが01
10であり、変換器TRの入力INに供給された2ビツ
トコードが01であると仮定するとき次のように動作す
る。
スタIR中に蓄積されている4ビツト入力ワードが01
10であり、変換器TRの入力INに供給された2ビツ
トコードが01であると仮定するとき次のように動作す
る。
【0013】入力ワードは0110であるから、出力S
00およびS11は不活性(0)であり、一方出力S0
1およびS10は活性(1)である。その結果切換え接
点I01A,I01B,I10A,I10Bだけが図示
の動作位置に切換えられる。すなわち第1のメーク接点
ABが閉じられる。他方変換器TRに供給された2ビツ
ト入力コードは4ビツト位置コード0100に変換され
、その結果第2のメーク接点S01AおよびS01Bだ
けが図示の動作位置に切換えられる。これにより選択さ
れた行に続く4ビツト入力ワード0110の最初の0ビ
ツトの2ビツト位置コード11の識別値ビツト1,1が
入力IAおよびIBに供給される。さらに詳しく説明す
れば、第1のビツト1はI11Aのブレーク接点AC、
I10AおよびI10Bの第1のメーク接点AB、およ
びS01Aの第2のメーク接点ADを介してIAに供給
される。第2のビツト1は同様にしてIBに供給される
。したがって出力レジスタORは最終的に発見した第1
の0ビツトの2ビツト位置コード11を蓄積する。
00およびS11は不活性(0)であり、一方出力S0
1およびS10は活性(1)である。その結果切換え接
点I01A,I01B,I10A,I10Bだけが図示
の動作位置に切換えられる。すなわち第1のメーク接点
ABが閉じられる。他方変換器TRに供給された2ビツ
ト入力コードは4ビツト位置コード0100に変換され
、その結果第2のメーク接点S01AおよびS01Bだ
けが図示の動作位置に切換えられる。これにより選択さ
れた行に続く4ビツト入力ワード0110の最初の0ビ
ツトの2ビツト位置コード11の識別値ビツト1,1が
入力IAおよびIBに供給される。さらに詳しく説明す
れば、第1のビツト1はI11Aのブレーク接点AC、
I10AおよびI10Bの第1のメーク接点AB、およ
びS01Aの第2のメーク接点ADを介してIAに供給
される。第2のビツト1は同様にしてIBに供給される
。したがって出力レジスタORは最終的に発見した第1
の0ビツトの2ビツト位置コード11を蓄積する。
【0014】図2を参照すると切換え接点I00Aおよ
び第2のメーク接点S00Aを備えた図1の交差点の実
際的な実施例を示している。切換え接点I00Aは通過
ゲートによって構成されている第1のメーク接点ABを
備え、この通過ゲートはそれぞれ出力S00およびその
補数信号(/S00)(ここでS00の補数信号をこの
ような形態で示す)によって制御されるNMOSトラン
ジスタNM1およびPMOSトランジスタPM1によっ
て構成されている。切換え接点I00Aのブレーク接点
ACは補数信号(/S00)によって制御されるNMO
SトランジスタNM3によって構成され、端子Cは0ボ
ルトに等しく2進0を表す電源VSSに接続されている
。メーク接点S00Aは出力P00およびその補数信号
(/P00)によって制御されるNMOSトランジスタ
NM2およびPMOSトランジスタPM2によって構成
された別の通過ゲートによって構成されている。
び第2のメーク接点S00Aを備えた図1の交差点の実
際的な実施例を示している。切換え接点I00Aは通過
ゲートによって構成されている第1のメーク接点ABを
備え、この通過ゲートはそれぞれ出力S00およびその
補数信号(/S00)(ここでS00の補数信号をこの
ような形態で示す)によって制御されるNMOSトラン
ジスタNM1およびPMOSトランジスタPM1によっ
て構成されている。切換え接点I00Aのブレーク接点
ACは補数信号(/S00)によって制御されるNMO
SトランジスタNM3によって構成され、端子Cは0ボ
ルトに等しく2進0を表す電源VSSに接続されている
。メーク接点S00Aは出力P00およびその補数信号
(/P00)によって制御されるNMOSトランジスタ
NM2およびPMOSトランジスタPM2によって構成
された別の通過ゲートによって構成されている。
【0015】交差点のブレーク接点ACがビツト1に接
続されている場合には、NMOSトランジスタNM3は
S00によって制御されるPMOSトランジスタPM3
によって置換され、端子Cは5ボルトに等しい2進1を
表す電圧の電源VDDに接続される。
続されている場合には、NMOSトランジスタNM3は
S00によって制御されるPMOSトランジスタPM3
によって置換され、端子Cは5ボルトに等しい2進1を
表す電圧の電源VDDに接続される。
【0016】図1の交差点を実現するために図2のトラ
ンジスタスイッチの代りに、ゲートを使用することも可
能である。例えば入力がB,(/S00)およびC,S
00によって構成された2個のアンドゲートを使用する
ことができる。それらの出力はオアゲートを介して別の
アンドゲートの入力に接続される。この別のアンドゲー
トの他方の入力はP00によって構成され、その出力は
出力Dを構成する。
ンジスタスイッチの代りに、ゲートを使用することも可
能である。例えば入力がB,(/S00)およびC,S
00によって構成された2個のアンドゲートを使用する
ことができる。それらの出力はオアゲートを介して別の
アンドゲートの入力に接続される。この別のアンドゲー
トの他方の入力はP00によって構成され、その出力は
出力Dを構成する。
【0017】上記のようなビツト発見回路は例えば通信
スイッチングシステムで有用であり、それにおいては複
数の使用中および空チャンネル間の次の空チャンネルが
実際に処理されている予め定められたチャンネルから発
見されなければならない。上記の例から例えば4つのそ
のようなチャンネルの2番目のチャンネルが実際に処理
されている(したがって使用中である)とき、次の使用
されるべき空チャンネルは識別値11を持つ第4のチャ
ンネルであることが判る。
スイッチングシステムで有用であり、それにおいては複
数の使用中および空チャンネル間の次の空チャンネルが
実際に処理されている予め定められたチャンネルから発
見されなければならない。上記の例から例えば4つのそ
のようなチャンネルの2番目のチャンネルが実際に処理
されている(したがって使用中である)とき、次の使用
されるべき空チャンネルは識別値11を持つ第4のチャ
ンネルであることが判る。
【0018】以上この発明の原理を特定の装置に関連し
て説明したが、これは単なる例示であり、添付特許請求
の範囲によって定義されている本発明の技術的範囲を限
定するものではないことを理解すべきである。
て説明したが、これは単なる例示であり、添付特許請求
の範囲によって定義されている本発明の技術的範囲を限
定するものではないことを理解すべきである。
【図1】本発明の1実施例のビツト発見回路のブロック
図。
図。
【図2】休止状態の図1のI00A/S00Aの交差点
の電子的構成の1例のブロック図。
の電子的構成の1例のブロック図。
IR…入力ワードレジスタ、TR…変換器、OR…識別
値出力レジスタ、M…マトリックス。
値出力レジスタ、M…マトリックス。
Claims (4)
- 【請求項1】 スタートビツトから予め定められた方
向におけるmビツト入力ワード中の最初の0または1ビ
ツトを発見するための回路であって、mビツト入力ワー
ド中の前記ビツトの位置がnビツトコードによって決定
されるビツト発見回路において、m行n列の交差点のマ
トリックスを具備し、交差点はそれぞれ切換え接点手段
を備え、切換え接点手段は、共通の端子を具備する第1
のメーク接点手段と、ブレーク接点手段と、第2のメー
ク接点手段とを含み、切換え接点手段の行は前記mビツ
トワードの各ビツトにより制御され、各行の切換え接点
手段のブレーク接点手段はこれらブレーク接点手段を制
御するmビツトワードのビツトを識別するnビツトコー
ドの各ビツトに結合され、同じ列の切換え接点手段の第
1のメーク接点手段は直列に接続され、一方同じ列の前
記第2のメーク接点手段は同じ出力端子に並列に接続さ
れ、前記第2のメーク接点手段の行は単一の行選択回路
によって制御されることを特徴とするビツト発見回路。 - 【請求項2】 同じ列の切換え接点手段の直列に接続
された第1のメーク接点手段は閉じたループに接続され
ている請求項1記載のビツト発見回路。 - 【請求項3】 前記mビツトワードのmビツトの値は
通信交換回路網中の各通信チャンネルの空き、または使
用中状態を表わしている請求項1記載のビツト発見回路
。 - 【請求項4】 前記単一の行選択回路はnビツト位置
コードを10進mビツト位置コードに変換する変換器を
具備し、その10進mビツトのビツトは前記第2のメー
ク接点手段の前記行のそれぞれのものを制御する請求項
1記載のビツト発見回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
BE90870152:7 | 1990-09-18 | ||
EP90870152A EP0476213B1 (en) | 1990-09-18 | 1990-09-18 | Bit finder circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04299692A true JPH04299692A (ja) | 1992-10-22 |
Family
ID=8206079
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3238298A Pending JPH04299692A (ja) | 1990-09-18 | 1991-09-18 | ビツト発見回路 |
Country Status (8)
Country | Link |
---|---|
US (1) | US5210529A (ja) |
EP (1) | EP0476213B1 (ja) |
JP (1) | JPH04299692A (ja) |
AU (1) | AU643826B2 (ja) |
CA (1) | CA2051026C (ja) |
DE (1) | DE69031341T2 (ja) |
ES (1) | ES2106730T3 (ja) |
FI (1) | FI101431B (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06189332A (ja) * | 1992-12-21 | 1994-07-08 | Hitachi Ltd | ホワイトバランス補正装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US3557317A (en) * | 1968-06-10 | 1971-01-19 | Amtron | Telephone switchboard with universal line/trunk circuits |
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