JPH0531865B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、光電変換素子アレイを用いて原稿
等の画像面上の画像を電気信号として読取るイメ
ージセンサに関する。

［発明の技術的背景とその問題点］ この種のイメージセンサは、基本的に第１図に
示すように構成されている。すなわち、Ｄ１〜
Dnはフオトダイオードあるいは非晶質または多
結晶室膜等からなる電荷蓄積型の光電変換素子で
あり、通常、一列に配列されている。これらの光
電変換素子Ｄ１〜Dnは画像面からの入射光量
（フオトン数）に対応した電荷を発生して容量Ｃ
１〜Cn（電極間容量、接合容量、配線浮遊容量
等）に蓄積するもので、その各一端は電源Ｅに接
続され、各他端はMOS−FETのような読出し用
スイツチング素子Ｓ１〜Snにそれぞれ接続され
ている。スイツチング素子Ｓ１〜Snはシフトレ
ジスタSRにより順次駆動され、容量Ｃ１〜Cnに
蓄積されている電荷信号を読出す。すなわち、ス
イツチング素子Ｓ１〜Snが順次オン状態となり、
１ラインの読取りが終了した後再びオン状態とな
るまでの時間、光電変換素子Ｄ１〜Dnの発生電
荷を容量Ｃ１〜Cnに蓄積し、その蓄積電荷をス
イツチング素子Ｓ１〜Snのうちの対応するスイ
ツチング素子が再度オン状態になつた時に読出す
のである。そして、この読出し電荷が検出回路
DETを介して画像読取り出力として取出される。

しかしながら、この構成では読出し用スイツチ
ング素子Ｓ１〜Snのスイツチングノイズが読取
り出力に重量するという問題があつた。このスイ
ツチングノイズの電荷は、第２図に示すように１
つのスイツチング素子（MOS−FET）のソー
ス・ゲート間容量をCsg、ドレイン・ゲート間容
量をCdgとし、ゲート電圧をVgとして Qnoise＝（Csg＋Cdg）Vg で近似される。このノイズ電荷が本来の入射光量
に応じた電荷（以下、信号電荷という）より大き
いと、信号電荷の読出しは不可能となる。

［発明の目的］ この発明の目的は、読出し用スツチング素子の
スイツチングノイズを確実に除去してＳ／Ｎの良
好な画像読取り出力が得られるようにしたイメー
ジセンサを提供することにある。

［発明の概要］ この発明は、読取るべき画像面からの入射光を
電気信号に変換する複数個の光電変換素子と、こ
れらの光電変換素子にそれぞれ接続された前置増
幅器と、これらの前置増幅器の出力信号を順次選
択して読出す複数個の読出し用スイツチング素子
と、これらの読出し用スイツチング素子によつて
読出された信号を順次画像読取り出力として取出
す手段と、この手段により前記読出し用スイツチ
ング素子によつて読出された信号が画像読取り出
力として取出された後に対応する前記前置増幅器
の入力端電位を所定の電位にリセツトするもので
あつて、そのオン抵抗が前記読出し用スイツチン
グ素子のオン抵抗より大である複数個のリセツト
用スイツチング素子とを備えたことを特徴として
いる。

すなわち、光電変換素子からの信号を読出すた
めの読出し用スイツチング素子の前段に前置増幅
器をそれぞれ設けることによつて、この読出し用
スイツチング素子のスイツチングノイズが読取り
出力に現われるのを防止するとともに、前置増幅
器の入力端電位をリセツトするためのリセツト用
スイツチング素子のオン抵抗を大きくすること
で、このリセツト用スイツチング素子自体のスイ
ツチングノイズも画像読取り出力に現われないよ
うにしたものである。

［発明の効果］ この発明によれば、従来問題となつていた読出
し用スイツチング素子のスイツチングノイズは低
インピーダンスである前置増幅器の出力側に吸収
されるため、画像読取り出力にはほとんど現われ
なくなる。

また、新たに設けられたリセツト用スイツチン
グ素子が発生するスイツチングノイズも、リセツ
ト用スイツチング素子のオン抵抗が読出し用スイ
ツチング素子のそれより高いことにより、十分低
く抑制される。従つて、Ｓ／Ｎが良好で高品質の
画像読取り出力を得ることが可能である。

［発明の実施例］ 第３図はこの発明の一実施例のイメージセンサ
の回路構成図である。

図において、光電変換素子Ｄ１〜Dnの各一端
は駆動電源Ｅに接続され、各他端は前置増幅器Ａ
１〜Anに接続されている。前置増幅器Ａ１〜An
はこの例では高入力インピーダンス、低出力イン
ピーダンスの差動増幅器であり、その非反転入力
端に光電変換素子Ｄ１〜Dnの出力信号が入力さ
れ、また反転入力端は出力端と直結されていわゆ
るボルテージホロワ動作をするようになつてい
る。

前置増幅器Ａ１〜Anの出力端は、読出し用ス
イツチング素子Ｓ１１〜Ｓ１ｎを介して共通出力
線Loに接続されている。共通出力線Loは出力抵
抗Roを介して接地されるとともに出力端子OUT
に接続され、この出力端子OUTに読出し用スイ
ツチング素子Ｓ１１〜Ｓ１ｎを介して読出された
前置増幅器Ａ１〜Anの出力信号が順次画像読取
り出力Voutとして取出される。

一方、前置増幅器Ａ１〜Anの非反転入力端は
リセツト用スイツチング素子Ｓ２１〜Ｓ２ｎの一
端に接続され、これらのリセツト用スイツチング
素子Ｓ２１〜Ｓ２ｎの他端はリセツト電位Vrを
与える端子に接続されている。ここで、リセツト
用スイツチング素子Ｓ２１〜Ｓ２ｎのオン抵抗は
読出し用スイツチング素子Ｓ１１〜Ｓ２ｎのオン
抵抗より大となつている。また、リセツト用スイ
ツチング素子Ｓ２１〜Ｓ２ｎおよび読出し用スイ
ツチング素子Ｓ１１〜Ｓ１ｎとしては、例えば
MOS FETスイツチが用いられる。

読出し用スイツチング素子Ｓ１１〜Ｓ１ｎおよ
びリセツト用スイツチング素子Ｓ２１〜Ｓ２ｎ
は、シフトレジスタSR、SR′によつて駆動され
る。なお、SR′は１段のシフトレジスタである。

次に、この実施例の動作を第４図に示す等価回
路図および第５図に示すタイミングチヤートを用
いて説明する。なお、第５図においてａはクロツ
クパルスCKとスイツチング素子Ｓ１１〜Ｓ１ｎ
およびＳ２１〜Ｓ２ｎの動作を示し、またｂは前
置増幅器Ａ１の非反転入力端の電圧波形、ｃは出
力端子OUTに得られる画像読取り出力の波形を
それぞれ示す。シフトレジスタSRは１ラインの
読取り毎にその初段にデータ“１”を入力され、
これを転送クロツクCKにより転送することによ
つて読出し用スイツチング素子Ｓ１１〜Ｓ１ｎを
１個ずつ順次駆動するとともに、リセツト用スイ
ツチング素子Ｓ２１〜Ｓ２ｎを読出し用スイツチ
ング素子Ｓ１１〜Ｓ１ｎより１クロツク分位相を
ずらせて順次駆動する。

今、光電変換素子Ｄ１の出力信号を読出す場合
に注目すると、まずシフトレジスタSRにクロツ
クパルスCKが１個入ると第１の読出し用スイツ
チング素子Ｓ１１がオンになることによつて、前
置増幅器Ａ１で増幅された光電変換素子Ｄ１の出
力信号がこのスイツチング素子Ｓ１１を介して読
出され、共通出力線Loを介して出力端子OUTに
導かれる。この場合、スイツチング素子Ｓ１１が
オンになつてから時間Ts後に定常状態となる。
この時間Tsは第４図に示す読出し用スイツチン
グ素子のオン抵抗Ron１と、読出し用スイツチン
グ素子の負荷としての共通出力線Loの配線容量
等を含む容量Coとの積である第１の時定数τsに
より決まり、3τs後に約95％、4τs後では約98％に
達する。

次に、シフトレジスタSRにクロツクパルスCK
がもう１個入ると第１の読出し用スイツチング素
子Ｓ１１はオフとなり、第２の読出し用スイツチ
ング素子Ｓ１２および第１のリセツト用スイツチ
ング素子Ｓ２１がオンとなる。リセツト用スイツ
チング素子Ｓ２１のオンにより、前置増幅器Ａ１
の非反転入力端の電位は時間Tr後にリセツト電
位Vrにリセツトされる。この時間Trはリセツト
用スイツチング素子のオン抵抗Ron２と、光電変
換素子Ｄ１〜Dnの電荷蓄積容量Ci（ｉ＝１〜ｎ）
との積である第２の時定数τrで決まり、同様に
3τr1後に約95％、4τr後に約98％に達する。

ここで、光電変換素子Ｄ１〜Dnからの信号
（前置増幅器Ａ１〜Anの出力信号）を読出すのに
要する読出し用スイツチング素子Ｓ１１〜Ｓ１ｎ
のオン時間Tsは、クロツクパルスの周期Tckに
比較して例えば1/2〜1/4程度に短い必要がある
が、リセツト用スイツチング素子Ｓ２１〜Ｓ２ｎ
のオン時間は周期Tckと同程度でよいため、リセ
ツト用スイツチング素子Ｓ２１〜Ｓ２ｎのオン抵
抗Ron２は読出し用スイツチング素子Ｓ１１〜Ｓ
１ｎのオン抵抗Ron１に比べ十分大きくとること
ができる。

一般に、MOS FET等を用いたスイツチング
素子では、第０次近似としてオン抵抗はゲートの
長さに比例し、ゲートの幅ｗに反比例する。一
方、ゲート容量Cg、つまり第２図の容量（Csg＋
Cdg）はゲート面積（ｌ×ｗ）に比例する。すな
わち、スイツチングノイズの量はゲート面積に比
例する。ゲートの長さｌは通常、MOS LSIの配
線ルールで決まり、現在5μｍ、2μｍ等がある。
ここで、スイツチングノイズを減らすためにはゲ
ート面積を小さくすればよいが、ゲートの長さｌ
に制限があるので、ゲートの幅ｗを減少させる、
すなわちオン抵抗を増大させればよい。上述した
ように、リセツト用スイツチング素子Ｓ２１〜Ｓ
２ｎのオン抵抗Ron２は信号読出し用スイツチン
グ素子Ｓ１１〜Ｓ１ｎと異なり、容易に大きくと
ることができるので、これを大きくとることで、
前置増幅器Ａ１〜Anで除去することは不可能な
リセツト用スイツチング素子Ｓ２１〜Ｓ２ｎのス
イツチングノイズを制御することが可能である。

なお、上記の説明ではリセツト用スイツチング
素子のオンしている時間TrをクロツクパルスCK
の周期Tckとほぼ同じとしたが、第５図ｄに示す
ようにこのTrをさらに長くすることによつて、
そのオン抵抗Ron２をさらに大きくして、スイツ
チングノイズをより一層小さくすることができ
る。すなわち、光電変換素子Ｄ１〜Dnの数をｎ
とすれば、リセツト時間Trと電荷蓄積時間との
比が（ｎ／５）：（4n／５）程度であつても、電
荷蓄積量の減少は4/5程度に押えられるので問題
はなく、このときはオン抵抗Ron２をｎ／５倍に
できることになる。換言すれば、前記時定数の比
をTs：Tr＝１：２〜１：（２・ｎ／５）の範囲
に運ぶことができ、特にこの範囲においてこの発
明の効果を最大限に得ることができる。

以上説明したように、この発明によれば前置増
幅器の付加により読出し用スイツチング素子のス
イツチングノイズの影響を防止できるとともに、
この前置増幅器の入力端電位のリセツト用として
新たに設けたリセツト用スイツチング素子のスイ
ツチングノイズも効果的に抑圧されるので、非常
にＳ／Ｎが良好で高品質な画像読取り出力を得る
ことが可能である。

なお、この発明は上記実施例に限定されるもの
ではなく、例えばこの発明は電荷蓄積モードで動
作するイメージセンサ以外にも適用が可能であ
る。またスイツチング素子としてMOS FETス
イツチを用いたが、これ以外をものを用いた場合
にもこの発明を適用することができる。

【図面の簡単な説明】

第１図は電荷蓄積型イメージセンサの基本構成
を示す図、第２図はその問題点を説明するための
等価回路図、第３図はこの発明の一実施例に係る
イメージセンサの回路構成図、第４図はその動作
を説明するための等価回路図、第５図は同じく動
作を説明するためのタイミングチヤートである。 Ｄ１〜Dn……光電変換素子、Ａ１〜An……前
置増幅器、Ｓ１１〜Ｓ１ｎ……読出し用スイツチ
ング素子、Ｓ２１〜Ｓ２ｎ……リセツト用スイツ
チング素子、SR，SR′……シフトレジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 読取るべき画像面からの入射光を電気信号に
   変換する複数個の光電変換素子と、これらの光電
   変換素子にそれぞれ接続された前置増幅器と、こ
   れらの前置増幅器の出力信号を順次選択して読出
   す複数個の読出し用スイツチング素子と、これら
   の読出し用スイツチング素子によつて読出された
   信号を順次画像読取り出力として取出す手段と、
   この手段により前記読出し用スイツチング素子に
   よつて読出された信号が画像読取り出力として取
   出された後に対応する前記前置増幅器の入力端電
   位を所定の電位にリセツトするものであつて、そ
   のオン抵抗が前記読出し用スイツチング素子のオ
   ン抵抗より大である複数個のリセツト用スイツチ
   ング素子とを備えたことを特徴とするイメージセ
   ンサ。 ２ 光電変換素子は読取るべき画像面からの入射
   光量に応じた電荷を蓄積するものであることを特
   徴とする特許請求の範囲第１項記載のイメージセ
   ンサ。 ３ 読出し用スイツチング素子のオン抵抗とその
   負荷となる静電容量との積である第１の時定数に
   比較して、リセツト用スイツチング素子のオン抵
   抗と光電変換素子の電荷蓄積容量との積である第
   ２の時定数が大であることを特徴とする特許請求
   の範囲第１項記載のイメージセンサ。 ４ 第１の時定数と第２の時定数との比が１：２
   〜１：（２・ｎ／５）（但し、ｎは光電変換素子の
   数）であることを特徴とする特許請求の範囲第３
   項記載のイメージセンサ。