JPS63135074A - イメ−ジセンサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ファクシミリ、イメージスキャナ等の静止画
像読取装置に用いられるイメージセンサに関し、特に高
速の読み取りが可能であり、生産性が高い密着型イメー
ジセンサに関する。

〔従来の技術〕

ち 愛着型イメージセンサは、複数個の光電変換素子いわゆ
る光センサ−アレイと該光センサアレイに生ずる信号の
読み取り走査を行う読み出し用集積回路から構成されて
いる。この光センサアレイはその長さを原稿幅と同一サ
イズとし、原稿面から反射された光を等倍結像の爵＃叱
光学系によりセンサ面に結像させることにより画像信号
を得るようにしたもので、ＣＣＤイメージセンサ等の結
晶シリコン集積回路によるイメージセンサのよ５に光路
長の長い縮小結像用光学系を使う必要がないので装置の
大幅な小型化ができるという利点がある。

光センサアレイは蓄積型と非蓄積型（光導電型）に大別
される。前者は一行の読み取り走査を行う時間を利用し
て光センサの出力である光電流を蓄積した後に読み出す
方式で、光応答°が速いという長所を持つ。後者は光セ
ンサに生ずる光電流を直接読み取る方式であるが、大き
な信号出力を得るため２次光電流を用いなければならず
光応答が遅いという欠点を持つ。

蓄積型の光センサアレイの読み取り用回路としては通常
シリコン結晶上に形成された第５図に示すような集積回
路のチップを複数個用いており、該集積回路は、各入力
部に、高入力インピーダンスを有する電圧７オロワ型バ
ツフアアンプ／ｌＩと入力電荷を放電するための放電ス
イッチ／３を備えたものが走査回路ｌ！が供給する走査
用パルスに伴って発生するスパイクノイズを低減する点
ですぐれている（例えば特開昭６０−６タタ６、ｒ、特
開昭６０−乙９９乙９）。しかしながら光センサアレイ
に含まれる素子数は通常１０００個以上あり、読み出し
に必要な読み出し用集積回路チップの数は１０個以上に
なる。その多数の集積回路と光センサアレイとの接続に
は１０００本以上のワイヤーボンディングが必要であり
、ワイヤーボンディングの操作はコストの低減と生産性
を上げる上で重大な障害になっていた。

一方読み出し用集積回路チップの数と接続に要する結線
数を低減する目的で特開昭ｊざ−／９／！；ｔ！。

特開昭ｊざ−／りｊ３７３等による第を図に示された分
割読み取り型イメージセンサがある。このイメージセン
サは総数ｍｎ個の光センサーから成り、各光センサ−９
に対し直列に読み取り用薄膜トランジスタ１０が備えら
れ、各光センサーはそれぞれｍ個のセンサーを含むｎ個
のブロックｌに分けられている。各ブロック内の読み取
り用薄膜トランジスタは共通に接続されたゲート電極２
７を有し、各光センサーは各ブロック間の対応する読み
取り用薄膜トランジスタを共通に結線するｍ個の配線群
２を通じて、光センサーに蓄積された電荷を残像が無視
できる程度に完全に転送させるため（光センサーのりセ
ット）の光センサーの蓄積容量に比べて十分大きい容Ｍ
（数１０倍程度）を有する読み出し用容量２乙、および
ｍ個の信号検出回路２ｇおよびその出力を走査する走査
回路／Ｊからなる読み取り回路ｌに接続されている。

該イメージセンサ−は読み取り用薄膜トランジスタをｏ
ｆｆにした状態で各センサに光を入射させて電荷を蓄積
させた後、ｌブロック分の読み取り用薄膜トランジスタ
をｏｎ状態にすると／ブロック内の光センサーから読み
取り回路ｌへいっせいに電荷が転送される。この転送に
要する時間をτ１とする。次にこの転送された電荷を走
査回路１３により順次信号として取り出すとともに該読
み取り用薄膜トランジスタをＯｆｆ状態にする。ｍ個の
信号を取り出すために要する時間をｍτ２とする。

次に別のブロックの読み取り用薄膜トランジスタをｏｎ
状態にし同じことをくり返す。上記τ２は読み出し部の
走査回路のｌビット当りの走査時間であり、光センサア
レイ全体としての等測的読み取り時間はｌビット当りτ
２＋τｘ／ｍ　　となり、非晶質シリコン薄膜トランジ
スタのような応答速度の遅いもの（τ１〜数１０μｓｅ
ｃ　）を用いても〜／μＳ／ビット程度の高速読取が可
能になる。また２組の読み取り回路を使用し、薄膜トラ
ンジスタによる電荷の転送と読み取り回路による信号取
り出しを並行して行なうようにすると、さらに高速の読
み取りも可能となる。このように薄膜トランジスタを備
えた光センサアレイによるイメージセンサは比較的少数
（数１０個）の入力部を持つ読み取り用回路と１００本
程度の結線により、低コストで高速読み取りが可能とい
うすぐれた特徴を有している。

〔発明が解決しようとする問題点〕

しかしながら上記従来の分割読み取り型イメージセンサ
においては、読み取り回路として前述の高入力インピー
ダンスを有するカソード７オロワ型バツフアアンプと入
力電荷を放電するためのスイッチを備えた読み取り用集
積回路を直接接続する場合には一般に読み取り用薄膜ト
ランジスタのＯｎ時の抵抗が大きいので光センサーのリ
セットがかからないという問題点があった。またリセッ
トを行なうために上記読み取り回路の入力部に読み出し
用容量２乙に相当する容量を設けた場合には入力電圧の
低下によってバッファアンプの出力も低下し実用になら
ない。このような理由で、上記分割読み取り型イメージ
センサにおいては、汎用性があり市販されている低ノイ
ズ読み取り用集積回路を使用することができず、ノイズ
キャンセルのための新たな付加回路が必要であるという
重大な問題点があった。さらに／ブロック内の光センサ
ーの数ｍを大きくしようとする場合に、容量２乙を配置
することが困難になることや、それに代わる積分器を数
１０個の各入力部に配置した読み取り用集積回路の製作
が困難であるなどの問題点もあった。

本発明は、上記従来のイメージセンサの問題点を解決す
るためになされたもので少ない集積回路、少ないワイヤ
ーボンディングによる結線で高速読み取りが可能である
分割読み取り壓イメージセンサの利点を生かしつつ、か
つ汎用性の高い低ノイズ読み出し用集積回路（高入力イ
ンピーダンスを有するカソードフォロワ型バッファアン
プと入力電荷を放電するためのスイッチを設けた集積回
路）を使用することが可能なイメージセンサを提供する
ことを目的とする。

〔問題点を解決するための手段〕

本発明は上記問題点を解決するために、１次元又は２次
元に配置された複数個の光電変換素子、各々の光電変換
素子に接続された複数の信号検出回路を含む読み取り回
路、各々の光電変換素子と読み取り回路との間に設けら
れ、かつゲート電極を共通にした複数個の読み取り制御
用薄膜トランジスタ、および複数個にわたってゲート電
極を共通にしたリセット制御用トランジスタを含む各々
の光電変換素子をリセットするための複数個のリセット
回路を設えたイメージセンサにおいて、該リセット制御
用トランジスタを薄膜トランジスタで構成すると共にリ
セット回路を読み取り制御用薄膜トランジスタを介する
ことなく光電変換素子に接続している。

〔作　用〕

本発明によれば、読み取り用薄膜トランジスタと光電変
換素子との間にリセット用の回路を設けているので、従
来光電変換素子に蓄積された電荷を光電変換素子のリセ
ット状態にまで減少させるために設けられていた読み取
り用回路中の容量を減少させることができる。そのため
読み取り回路に入力される信号電圧の低下が防止され、
汎用の低ノイズ読み取り回路を使用して読み取り操作を
行なうことができる。

〔実　施　例〕

以下本発明のイメージセンサ−を、図面を参照しつつ実
施例に基づし・てさらに詳細に説明する。

第２図、第３図は本実施例のイメージセンサの構成を示
した構成図である。本実施例は一次元のイメージセンサ
の例であり、全体で２ｍｎ＠ｆ）光７Ｊｉ変換素子りが
一列に配置されている。光電変換素子９はｍ個からなる
２ｎ個のブロック／（第一図の各破線に囲まれた部分）
に分割されており、ブロック内のｍ個の各光電変換素子
りの一方の電極はバイアス電源７に接続され、他方の電
極はブロック毎に共通にされたゲート電極を有する読み
取り制御用薄膜トランジスタ１０とブロック毎に共通に
された別のゲート電極を有し一方がアース用の共通配線
１２に接続されたリセット制御用薄膜トランジスタ／／
に接続されている。（１）〜（λｎ）の間の奇数ブロッ
クの同一の順＠（７〜ｍ）に対応する読み取り制御用薄
膜トランジスタは相互に接続されｍ個の配線群コを形成
し、（１）〜（２ｎ）の間の偶数ブロックの同一の順番
（／−ｍ）Ｋ対応する薄膜トランジスタ啄は相互に接続
されｍ個の配線群３を形成している。これら２ｍ個の配
線群は、各ブロックの薄膜トランジスタを順次スイッチ
ングするためのゲート電圧を印加するための配４Ｉ［と
ともにいわゆるマトリックス配線を構成している。

配ｈａコ、３は放電スイッチ／３、電圧７オロワ型バツ
フアアンプ／ＩＩ、検出用スイッチ２９ならびに放電ス
イッチ１３および検出用スイッチ２夕を走査する走査回
路／ｊからなる読み取り回路ｔの２ｍ個の端子に別々に
接続されている。又、ブロック毎に共通にされた読み取
り制御用薄膜トランジスタ１０のゲート電極２７および
ブロック毎に共通にされたリセット制誦用に膜トランジ
スタ／／のゲート電極３０は２ｎ本の配線群乙に接続さ
れ、配線群乙は読み取り走査回路５に接続されている。

ゲー）Ｉｌｌ極３０は、ゲー）電ｉ２７の接続された配
線には接続されておらず、読み取りのタイミングとリセ
ットのタイミングは同時に起こらない様にされている。

第１図に光センサアレイの１番目のブロックの７個の光
センサに付属する部分の等両回路を表わし、第１図に本
イメージセンサの動作の一例を示すタイミングチャート
を表わす。光ｈνが光電変換素子りに入射すると光電流
が流れ、センサーの持つ容ＪｉＣｄに電荷が蓄積され電
圧ｖ１　が上昇する。（容ｆｅｄの大きさは１０ｐＦの
程度である。）パルスφｌが読み取り制御用薄膜トラン
ジスタ１０のゲートに印加されると薄膜トランジスタは
Ｏｎ抵抗ＲＴを持つＯｎ状態となり、容ｆｆ１ｃｌＶｃ
代表される配線群２または３に次の式により与えられる
電荷ＱＡＩが移動する。

ここでＱｏは容量Ｑｄに蓄積された電荷、ｔは薄膜トラ
ンジスタＩＯがｏｎになってからの経過時間であり、薄
膜トランジスタ出口の電圧ＶＡＩの変化はＱＡｌ／ｃｚ
で与えられる。容量Ｑｄの電圧ｖ１　　は次式のように
なる。

配線群の容量Ｃｌは約１０ｐＦ、読み取り制御用薄膜ト
ランジスタのＯｎ抵抗ＲＴ、およびリセット制御用薄膜
トランジスタのＯｎ抵抗ＲＴ／は約１０６Ωであるので
、以上の移動に要する時間はＣＩＣｄＲＴ／（Ｃ６＋　
Ｃａ）：　／　ｏ　−５ｓの程度である。読み出し用集
積回路ｌ内の検出用スイッチ２ｑがＯｎされることによ
り読み取り薄膜トランジスタ出口の電圧ＶＡＩの読み取
りが行なわれ出力が出力端ｒに得られる。また放電スイ
ッチ／３がＯｎされることにより配線群の電荷ＱＡＩが
放電される。Ｒｒ＜１０３Ωであるのでこの放電の時定
数は／　Ｏ−８６の程度であり、読み取り回路による読
み出し及び配線群のリセットは非常に高速で行うことが
できる。一方電荷転送後光電変換素子の容量Ｑｄに残留
する電荷量はほぼＱｏＣａ／　（Ｃ１＋　Ｃｄ）であり
、これはリセット用薄膜トランジスタｌ／のゲートにパ
ルスφ２を印加してｏｎすることにより に従って放電がなされ、はぼ１０−５８の後リセットが
完了する。

第１図のパルスφ１が印加されると第１ブロツク内の各
センサーから奇数ブロック用配線群−のそれぞれに電荷
の移動が行なわれる。この時第１ブロツクの各センサー
の電圧は■１のように減少するとともに奇数ブロック用
各配線群の電圧はＶＡＩのように増加する。（この時同
時に２ｎ番目のブロックに属する光センサーのりセント
が始まる）パルス巾時間が経過すると出力取り出し用薄
膜トランジスタはｏｆｆ　Ｋなり、配線群の電圧は一定
に保持され読み出し用集積回路による読み出しが行なわ
れる。（図中人の期間）次にパルスφ２が印加されると
第２ブロツク内の光センサーから偶数ブロック用配線群
３のそれぞれへの電荷の移動、及び第１ブロツク内の光
センサーの残留電荷の放電が、前述の読み出し用集積回
路による第１プロッりの信号の読み出しと並行して行な
われる。この時の第２ブロツクのセンサーの電圧がＶｌ
’％偶数ブロック朋配線群の電圧がＶＥＩであるパルス
φ３が第３ブロツクに印加されている間（図中Ｂの期間
）は第２ブロツクから偶数ブロック用配線群への電荷の
移動が完了しており、第２ブロツクの信号の読み出し用
集積回路による読み出しが連続的に行なわれる。

以下第３ブロツク、第１ブロツクについて上述の動作が
繰り返される。読み出し後の出力Ｖｏの概略は第１Ｉ図
の様になる。

本実施例に述べたイメージセンサは以上の動作の説明か
ら明らかなように２ｍｎ個の画素の信号を２ｎτの時間
内で読み出すことができる（τは薄膜トランジスタのｏ
ｎ抵抗と配線群の容量の積で決まる時定数〜１０−５８
の数倍の大きさ）。これは／ビット当りτ／ｍＫ相当し
、通常ｍは１００の程度であるので／μｓ／ビット以上
の高速読み取りができる。また読み出しに用いる集積回
路としては各入力部に高入力インビーダンスバツ７アア
ンプとリセット用スイッチを備えた低スパイクノイズの
集積回路を用いることができ、その使用個数は７個であ
る。その結果ノイズ除去のための付加回路を必要としな
い。本方式によって、光センサの出力電圧■１に対して
読み出し電圧はＣ１／　（Ｃ１＋　ｃｄ）二／／２　程
度に小さくなるが、読み出し用集積回路のノイズが小さ
いので実用上全く問題はない。

以上、読み出し用集積回路を７個用いる例について述べ
たが２個以上を用いても全く同様に構成できることは言
うまでもない。

本発明の光電変換素子および薄膜トランジスタとしては
、例えばプラズマＣＶＤにより作成される水素化非晶質
シリコンを用いた薄膜光電変換素子および簿膜トランジ
スタを使用することができる。

又上記光電変換素子および薄膜トランジスタは同一基板
上に７オ）　ＩＪソゲラフイー法等を用いて同時に作成
していくことも可能であり、この場合には一板の基板上
に多数個のイメージセンサを同時に形成でき生産性等は
良好である。

上記薄膜トランジスタの材質としてはＣｄＳｅ。

ＣｄＴｅ　、　ＱａＳ等のＩＩ−Ｍ化合物の多結晶薄膜
あるいは多結晶シリコン薄膜であってもよい。

〔発明の効果〕

本発明によれば、実施例からも明らかなとうり高入力イ
ンピーダンスのバッファアンプとリセット用スイッチを
入力部に内蔵した汎用の読み取り用集積回路を用いて低
雑音の読み取りを行なうことができる。

【図面の簡単な説明】

第１図は本発明のイメージセンサの１つの光電変換素子
に関する等価回路図、第２図および第３図は実施例で作
成したイメージセンサの構成を示す回路図、第４図は実
施例で作成したイメージセンサの動作を示すタイミング
チャート、第５図は実施例に用いた読み取り回路の概略
回路図、第６図は従来の分割読み取り型イメージセンサ
の回路図である。 ／　ｍ個の光電変換素子から成るブロック２　配線群（
奇数ブロック用） ３　配線群（偶数ブロック用） グ　読み取り回路 ！　読み取り走査回路 乙　配線群 ７　バイアス電源 ｒ　出力端子 ９　光電変換素子 １０　　読み取り制御用薄膜トランジスタ／／　リセッ
ト制御用薄膜トランジスタ１２　アース用共通配線 １３　放電スイッチ ｌ　　電圧７オロワ型バツフアアンプ ／ｊ　　走査回路 ２６　読み出し用容量 ２７　共通読み取りゲート電極 Ｊｌｒ　　信号検出回路 ２９　検出用スイッチ ３０　共通リセットゲート電極 特許出願人　導電性無機化合物技術研究組合代理人　弁
理士　大　野　精　市１１ηＡＴＸ’１第３図 第４図 第５図 第６図

Claims (5)

【特許請求の範囲】
1. （１）１次元又は２次元に配置された複数個の光電変換
   素子、各々の光電変換素子に接続された複数の信号検出
   回路を含む読み取り回路、各々の光電変換素子と読み取
   り回路との間に設けられ、かつゲート電極を共通にした
   複数個の読み取り制御用薄膜トランジスタ、および複数
   個にわたってゲート電極を共通にしたリセット制御用ト
   ランジスタを含む各々の光電変換素子をリセットするた
   めの複数個のリセット回路を設えたイメージセンサにお
   いて、該リセット制御用トランジスタを薄膜トランジス
   タで構成すると共にリセット回路を読み取り制御用薄膜
   トランジスタを介することなく光電変換素子に接続した
   ことを特徴とするイメージセンサ。
2. （２）該光電変換素子をそれぞれ同じ個数からなるブロ
   ックに分割してある特許請求の範囲第１項記載のイメー
   ジセンサ。
3. （３）該ブロック内の光電変換素子に接続する全ての読
   み取り制御用薄膜トランジスタのゲート電極が共通にさ
   れ、かつ該ブロック内の光電変換素子に接続する全ての
   リセット制御用薄膜トランジスタのゲート電極が共通に
   されている特許請求の範囲第２項記載のイメージセンサ
   。
4. （４）該読み取り回路が１ブロック内の光電変換素子の
   数の２倍の信号検出回路を有するものである特許請求の
   範囲第３項記載のイメージセンサ。
5. （５）該読み取り回路が各入力部毎にバッファアンプと
   入力電荷を放電するためのスイッチとを備えたものであ
   る特許請求の範囲第１項ないし第４項記載のイメージセ
   ンサ。