JPH05308613A - ディジタル特殊効果発生装置 - Google Patents
ディジタル特殊効果発生装置Info
- Publication number
- JPH05308613A JPH05308613A JP4137821A JP13782192A JPH05308613A JP H05308613 A JPH05308613 A JP H05308613A JP 4137821 A JP4137821 A JP 4137821A JP 13782192 A JP13782192 A JP 13782192A JP H05308613 A JPH05308613 A JP H05308613A
- Authority
- JP
- Japan
- Prior art keywords
- masking
- data
- special effect
- circuit
- supplied
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【目的】簡単な処理および構成で、特殊効果を発生す
る。 【構成】ディジタルＶＴＲで再生された高能率符号化デ
ータに対してマスキング回路５およびマスキングコント
ローラ６を設ける。ＡＤＲＣの場合には、ビットプレー
ンがレベル情報を有しているので、ビットプレーンの中
のマスキングするビットを時間的に拡げることで、２値
的なものから階調がより多くなるものに変化する画像を
発生できる。また、ＤＣＴの場合には、１ブロックの係
数データに関して、マスキングする係数データの範囲を
除々に少なくすることで、解像度が低いものから高いも
のに順次変化する画像を発生できる。
る。 【構成】ディジタルＶＴＲで再生された高能率符号化デ
ータに対してマスキング回路５およびマスキングコント
ローラ６を設ける。ＡＤＲＣの場合には、ビットプレー
ンがレベル情報を有しているので、ビットプレーンの中
のマスキングするビットを時間的に拡げることで、２値
的なものから階調がより多くなるものに変化する画像を
発生できる。また、ＤＣＴの場合には、１ブロックの係
数データに関して、マスキングする係数データの範囲を
除々に少なくすることで、解像度が低いものから高いも
のに順次変化する画像を発生できる。
Description
【０００１】
【産業上の利用分野】この発明は、高能率符号で符号化
されたディジタルビデオ信号に対して適用されるディジ
タル特殊効果発生装置に関する。
されたディジタルビデオ信号に対して適用されるディジ
タル特殊効果発生装置に関する。
【０００２】
【従来の技術】ディジタル特殊効果発生装置は、放送局
等において既に実用化されている。これは、プロセッサ
および大容量のメモリを含む大規模なシステムである。
民生用のディジタルディスク再生装置、ディジタルＶＴ
Ｒの再生出力に対して適用される特殊効果発生装置とし
ては、より簡易な構成が望ましい。
等において既に実用化されている。これは、プロセッサ
および大容量のメモリを含む大規模なシステムである。
民生用のディジタルディスク再生装置、ディジタルＶＴ
Ｒの再生出力に対して適用される特殊効果発生装置とし
ては、より簡易な構成が望ましい。
【０００３】一般的に、ディジタルビデオ信号を磁気テ
ープ等の記録媒体に記録する時には、その情報量が多い
ので、記録／再生できる程度の伝送レイトを達成するた
めに、高能率符号化によって、ディジタルビデオ信号を
圧縮するのが普通である。高能率符号化としては、ディ
ジタルビデオ信号を多数の小ブロックに分割し、ブロッ
ク毎に符号化処理を行うＡＤＲＣ、ＤＣＴ（Discrete C
osine Transform)等が知られている。ＡＤＲＣは、例え
ば特開昭６１−１４４９８９号公報に記載されているよ
うな、２次元ブロック内に含まれる複数画素の最大値及
び最小値により規定されるダイナミックレンジを求め、
このダイナミックレンジに適応した符号化を行う高能率
符号化である。ＤＣＴは、ブロックの画素データを直交
変換し、係数データを可変長符号化するものである。
ープ等の記録媒体に記録する時には、その情報量が多い
ので、記録／再生できる程度の伝送レイトを達成するた
めに、高能率符号化によって、ディジタルビデオ信号を
圧縮するのが普通である。高能率符号化としては、ディ
ジタルビデオ信号を多数の小ブロックに分割し、ブロッ
ク毎に符号化処理を行うＡＤＲＣ、ＤＣＴ（Discrete C
osine Transform)等が知られている。ＡＤＲＣは、例え
ば特開昭６１−１４４９８９号公報に記載されているよ
うな、２次元ブロック内に含まれる複数画素の最大値及
び最小値により規定されるダイナミックレンジを求め、
このダイナミックレンジに適応した符号化を行う高能率
符号化である。ＤＣＴは、ブロックの画素データを直交
変換し、係数データを可変長符号化するものである。
【０００４】
【発明が解決しようとする課題】この発明の目的は、伝
送データを圧縮するために、ディジタルビデオ信号に対
して高能率符号化がされていることに注目し、簡易型の
特殊効果発生装置を実現しようとするものである。
送データを圧縮するために、ディジタルビデオ信号に対
して高能率符号化がされていることに注目し、簡易型の
特殊効果発生装置を実現しようとするものである。
【０００５】
【課題を解決するための手段】この発明は、高能率符号
で符号化されたディジタルビデオ信号が入力されるマス
キング回路と、マスキング回路と結合され、マスキング
処理を時間的あるいは空間的に可変するためのマスキン
グ制御回路とを有するディジタル特殊効果発生装置であ
る。
で符号化されたディジタルビデオ信号が入力されるマス
キング回路と、マスキング回路と結合され、マスキング
処理を時間的あるいは空間的に可変するためのマスキン
グ制御回路とを有するディジタル特殊効果発生装置であ
る。
【０００６】
【作用】各画素と対応する符号化コード信号をマスキン
グするので、処理の対象とするデータのビット数が圧縮
されている。従って、回路規模を小さい簡易型の特殊効
果発生装置を提供できる。また、高能率符号化データを
処理しているので、この高能率符号の種類によって簡単
に所望の特殊効果が得られる。
グするので、処理の対象とするデータのビット数が圧縮
されている。従って、回路規模を小さい簡易型の特殊効
果発生装置を提供できる。また、高能率符号化データを
処理しているので、この高能率符号の種類によって簡単
に所望の特殊効果が得られる。
【０００７】
【実施例】以下、この発明の一実施例について説明す
る。図１は、ディジタルＶＴＲの再生系の概略を示す。
通常、複数の回転ヘッドにより構成されている磁気ヘッ
ド１により磁気テープからデータが再生される。再生デ
ータがアンプ、イコライザ２を介して同期抽出回路３に
供給される。図示しないが、アンプ、イコライザ２の後
にＴＢＣ、チャンネル符号化のデコーダが設けられる。
同期抽出回路３は、再生データから同期ワードを抽出
し、８ビット／ワードに再生データが切り出される。
る。図１は、ディジタルＶＴＲの再生系の概略を示す。
通常、複数の回転ヘッドにより構成されている磁気ヘッ
ド１により磁気テープからデータが再生される。再生デ
ータがアンプ、イコライザ２を介して同期抽出回路３に
供給される。図示しないが、アンプ、イコライザ２の後
にＴＢＣ、チャンネル符号化のデコーダが設けられる。
同期抽出回路３は、再生データから同期ワードを抽出
し、８ビット／ワードに再生データが切り出される。
【０００８】この再生データがエラー訂正回路４に供給
され、再生過程で生じたエラーが訂正される。エラー訂
正回路４の出力は、高能率符号化の符号語である。高能
率符号化としてＡＤＲＣを採用している場合には、各ブ
ロックのダイナミックレンジＤＲと最小値ＭＩＮと各画
素のコード信号であるビットプレーンとが符号語であ
る。これらの符号語がＡＤＲＣブロック毎にまとめられ
ている。また、ＤＣＴにおいては、可変長符号化された
ＤＣＴ係数が符号語であり、これが所定の順序、例えば
直流分のデータを先頭に低次から高次に向かう順序でＤ
ＣＴブロック毎にまとめられている。
され、再生過程で生じたエラーが訂正される。エラー訂
正回路４の出力は、高能率符号化の符号語である。高能
率符号化としてＡＤＲＣを採用している場合には、各ブ
ロックのダイナミックレンジＤＲと最小値ＭＩＮと各画
素のコード信号であるビットプレーンとが符号語であ
る。これらの符号語がＡＤＲＣブロック毎にまとめられ
ている。また、ＤＣＴにおいては、可変長符号化された
ＤＣＴ係数が符号語であり、これが所定の順序、例えば
直流分のデータを先頭に低次から高次に向かう順序でＤ
ＣＴブロック毎にまとめられている。
【０００９】エラー訂正回路４の出力データがマスキン
グ回路５に供給される。マスキング回路６による処理を
制御するマスキングコントローラ６が設けられている。
マスキング回路５およびコントローラ６については後述
するが、これらは、特殊効果発生のために必要であり、
ユーザのスイッチ操作に応答して発生した特殊再生モー
ドを指示するモード信号がコントローラ６に供給され
る。
グ回路５に供給される。マスキング回路６による処理を
制御するマスキングコントローラ６が設けられている。
マスキング回路５およびコントローラ６については後述
するが、これらは、特殊効果発生のために必要であり、
ユーザのスイッチ操作に応答して発生した特殊再生モー
ドを指示するモード信号がコントローラ６に供給され
る。
【００１０】マスキング回路５で処理された符号化デー
タが高能率符号のデコーダ７に供給される。ＡＤＲＣの
場合には、ビットプレーンとダイナミックレンジＤＲか
ら代表値が復元され、この代表値に対して最小値ＭＩＮ
が加算される。ＤＣＴの場合には、可変長符号の復号が
され、ＤＣＴ係数データが逆変換される。デコーダ７の
復号データが時系列変換回路８に供給される。ＡＤＲＣ
あるいはＤＣＴは、ブロック構造のデータに対して符号
化処理がされるので、時系列変換回路８によって、ブロ
ック構造からラスター走査の順序にデータの順序が変換
される。
タが高能率符号のデコーダ７に供給される。ＡＤＲＣの
場合には、ビットプレーンとダイナミックレンジＤＲか
ら代表値が復元され、この代表値に対して最小値ＭＩＮ
が加算される。ＤＣＴの場合には、可変長符号の復号が
され、ＤＣＴ係数データが逆変換される。デコーダ７の
復号データが時系列変換回路８に供給される。ＡＤＲＣ
あるいはＤＣＴは、ブロック構造のデータに対して符号
化処理がされるので、時系列変換回路８によって、ブロ
ック構造からラスター走査の順序にデータの順序が変換
される。
【００１１】さらに、時系列変換回路８の出力データが
エラー修整回路９に供給され、訂正できなかったエラー
が空間的にあるいは時間方向で補間される。エラー修整
回路９の出力データがＤ／Ａ変換器１０に供給され、出
力端子１１にアナログの再生ビデオ信号が取り出され
る。この再生ビデオ信号は、図示しないがモニタに供給
される。
エラー修整回路９に供給され、訂正できなかったエラー
が空間的にあるいは時間方向で補間される。エラー修整
回路９の出力データがＤ／Ａ変換器１０に供給され、出
力端子１１にアナログの再生ビデオ信号が取り出され
る。この再生ビデオ信号は、図示しないがモニタに供給
される。
【００１２】図２は、マスキング回路５およびマスキン
グコントローラ６の一例である。図２の構成は、レベル
方向にマスキングの処理を行なうものである。高能率符
号化データ例えばＡＤＲＣの符号化データのビットプレ
ーンのワードをｎビットとすると、マスキング回路５
は、ｎ個のＡＮＤゲート２０1 〜２０n と画素周期のク
ロックＣＫ１が供給されるレジスタ２１とで構成され
る。ＡＮＤゲート２０1 〜２０n には、符号化データの
各ビットが一方の入力データとされる。ＡＮＤゲート２
０1 〜２０n の他方の入力として、マスキングコントロ
ーラ６のレジスタ２２からのコントロールデータＭ1 〜
Ｍn の各ビットが供給される。
グコントローラ６の一例である。図２の構成は、レベル
方向にマスキングの処理を行なうものである。高能率符
号化データ例えばＡＤＲＣの符号化データのビットプレ
ーンのワードをｎビットとすると、マスキング回路５
は、ｎ個のＡＮＤゲート２０1 〜２０n と画素周期のク
ロックＣＫ１が供給されるレジスタ２１とで構成され
る。ＡＮＤゲート２０1 〜２０n には、符号化データの
各ビットが一方の入力データとされる。ＡＮＤゲート２
０1 〜２０n の他方の入力として、マスキングコントロ
ーラ６のレジスタ２２からのコントロールデータＭ1 〜
Ｍn の各ビットが供給される。
【００１３】レジスタ２２には、フィールドあるいはフ
レーム周期のクロックＣＫ２がクロック入力として供給
され、ＲＯＭ２３から読み出されたｎビットのコントロ
ールデータＭ1 〜Ｍn がデータ入力とされる。従って、
レジスタ２２の内容は、フィールドあるいはフレーム周
期で更新される。このＲＯＭ２３のアドレス入力は、カ
ウンタ２４から発生する。カウンタ２４は、クロックＣ
Ｋ２をクロック入力とし、ＮＡＮＤゲート２５の出力を
クリア入力とし、ＲＯＭ２３からの１ビットＭ0 をイネ
ーブル入力とするものである。従って、カウンタ２４
は、フィールドあるいはフレーム周期でインクリメント
し、ＲＯＭ２３のアドレスが順次変化する。ＮＡＮＤゲ
ート２５には、モード信号とＤ型フリップフロップ２６
の否定出力とが供給される。フリップフロップ２６は、
モード信号をデータ入力とし、クロックＣＫ２をクロッ
ク入力とするものである。
レーム周期のクロックＣＫ２がクロック入力として供給
され、ＲＯＭ２３から読み出されたｎビットのコントロ
ールデータＭ1 〜Ｍn がデータ入力とされる。従って、
レジスタ２２の内容は、フィールドあるいはフレーム周
期で更新される。このＲＯＭ２３のアドレス入力は、カ
ウンタ２４から発生する。カウンタ２４は、クロックＣ
Ｋ２をクロック入力とし、ＮＡＮＤゲート２５の出力を
クリア入力とし、ＲＯＭ２３からの１ビットＭ0 をイネ
ーブル入力とするものである。従って、カウンタ２４
は、フィールドあるいはフレーム周期でインクリメント
し、ＲＯＭ２３のアドレスが順次変化する。ＮＡＮＤゲ
ート２５には、モード信号とＤ型フリップフロップ２６
の否定出力とが供給される。フリップフロップ２６は、
モード信号をデータ入力とし、クロックＣＫ２をクロッ
ク入力とするものである。
【００１４】図２の構成について、図３のタイミングチ
ャートを参照してより詳細に説明する。ディジタルＶＴ
Ｒのユーザが特殊再生モードを指定すると、クロックＣ
Ｋ２と同期してモード信号が“１”となる。これにより
ＮＡＮＤゲート２５からカウンタ２４に対するクリアパ
ルスが“０”となり、カウンタ２４がクリアされる。カ
ウンタ２４の出力がＲＯＭ２３に与えられているので、
ＲＯＭ２３から読み出されるコントロールデータの１ビ
ットＭ0 がカウンタ２４にイネーブル信号として供給さ
れる。このイネーブル信号が“１”の期間、カウンタ２
４がクロックＣＫ２をカウントすることができる。
ャートを参照してより詳細に説明する。ディジタルＶＴ
Ｒのユーザが特殊再生モードを指定すると、クロックＣ
Ｋ２と同期してモード信号が“１”となる。これにより
ＮＡＮＤゲート２５からカウンタ２４に対するクリアパ
ルスが“０”となり、カウンタ２４がクリアされる。カ
ウンタ２４の出力がＲＯＭ２３に与えられているので、
ＲＯＭ２３から読み出されるコントロールデータの１ビ
ットＭ0 がカウンタ２４にイネーブル信号として供給さ
れる。このイネーブル信号が“１”の期間、カウンタ２
４がクロックＣＫ２をカウントすることができる。
【００１５】図３に示すように、ＲＯＭ２３のアドレス
がインクリメントするのに従って、コントロールデータ
（Ｍn 、Ｍ０n-1 、・・・・、Ｍ1 ）が（００・・・・
０）、（１０・・・・０）、（１１・・・・０）、・・
・、（１１・・・・１）と変化する。この周期は、フィ
ールドあるいはフレーム周期である。このコントロール
データがレジスタ２２を介してＡＮＤゲート２０1 〜２
０n に供給されるので、マスキングの態様がフィールド
あるいはフレーム毎に変化する。
がインクリメントするのに従って、コントロールデータ
（Ｍn 、Ｍ０n-1 、・・・・、Ｍ1 ）が（００・・・・
０）、（１０・・・・０）、（１１・・・・０）、・・
・、（１１・・・・１）と変化する。この周期は、フィ
ールドあるいはフレーム周期である。このコントロール
データがレジスタ２２を介してＡＮＤゲート２０1 〜２
０n に供給されるので、マスキングの態様がフィールド
あるいはフレーム毎に変化する。
【００１６】つまり、ＡＤＲＣ符号化データのビットプ
レーンのｎビットのに関して、最初にＭＳＢ（最上位ビ
ット）のみがＡＮＤゲート２０1 を通過してレジスタ２
１に取り込まれる。次のフィールドあるいはフレームで
は、ＭＳＢおよび第２上位ビットがＡＮＤゲート２０1
および２０2 を通過してレジスタ２１に取り込まれる。
以下、レジスタ２１に取り込まれるビットが順に下位に
広がり、最後にｎビットの全ビットがレジスタ２１に取
り込まれる。ビットプレーンは、レベル方向の情報を有
しているので、かかるマスキング処理がされたデータを
復号してモニタに供給すると、２値画像から次第に階調
が細かくなる復元画像を見ることができる。但し、最小
値ＭＩＮは、マスキング処理を受けないので、ビットプ
レーンのＭＳＢのみでも、完全な２値画像とは異なる。
レーンのｎビットのに関して、最初にＭＳＢ（最上位ビ
ット）のみがＡＮＤゲート２０1 を通過してレジスタ２
１に取り込まれる。次のフィールドあるいはフレームで
は、ＭＳＢおよび第２上位ビットがＡＮＤゲート２０1
および２０2 を通過してレジスタ２１に取り込まれる。
以下、レジスタ２１に取り込まれるビットが順に下位に
広がり、最後にｎビットの全ビットがレジスタ２１に取
り込まれる。ビットプレーンは、レベル方向の情報を有
しているので、かかるマスキング処理がされたデータを
復号してモニタに供給すると、２値画像から次第に階調
が細かくなる復元画像を見ることができる。但し、最小
値ＭＩＮは、マスキング処理を受けないので、ビットプ
レーンのＭＳＢのみでも、完全な２値画像とは異なる。
【００１７】図４は、マスキング回路５およびマスキン
グコントローラ６の他の例である。図４の構成は、ＤＣ
Ｔ符号化データに対して適用され、空間的なマスキング
を行なうものである。ＤＣＴ係数データ（ｎビット）が
レジスタ３１に画素周期のクロックＣＫ１で取り込まれ
る。係数データは、ＤＣＴブロック内の画素数と等しい
数であり、各係数データがｎビット並列とされている。
また、係数データは、一例として、直流分を先頭にし
て、交流分の低次のものからその高次のものへ向かう順
序でレジスタ３１に供給される。
グコントローラ６の他の例である。図４の構成は、ＤＣ
Ｔ符号化データに対して適用され、空間的なマスキング
を行なうものである。ＤＣＴ係数データ（ｎビット）が
レジスタ３１に画素周期のクロックＣＫ１で取り込まれ
る。係数データは、ＤＣＴブロック内の画素数と等しい
数であり、各係数データがｎビット並列とされている。
また、係数データは、一例として、直流分を先頭にし
て、交流分の低次のものからその高次のものへ向かう順
序でレジスタ３１に供給される。
【００１８】図４の構成は、レジスタ３１に対してＮＡ
ＮＤゲート３２から供給されるクリアパルスＣＬＲ２に
よって、マスキングされる係数を時間的に変化させるも
のである。このクリアパルスＣＬＲ２を生成するのがマ
スキングコントローラである。マスキングコントローラ
には、上述した図２におけるＲＯＭ２３、カウンタ２
４、ＮＡＮＤゲート２５およびＤ型フリップフロップ２
６と同様に、ＲＯＭ３３、カウンタ３４、ＮＡＮＤゲー
ト３５およびＤ型フリップフロップ３６が設けられてい
る。
ＮＤゲート３２から供給されるクリアパルスＣＬＲ２に
よって、マスキングされる係数を時間的に変化させるも
のである。このクリアパルスＣＬＲ２を生成するのがマ
スキングコントローラである。マスキングコントローラ
には、上述した図２におけるＲＯＭ２３、カウンタ２
４、ＮＡＮＤゲート２５およびＤ型フリップフロップ２
６と同様に、ＲＯＭ３３、カウンタ３４、ＮＡＮＤゲー
ト３５およびＤ型フリップフロップ３６が設けられてい
る。
【００１９】従って、図５に示すように、特殊モード再
生が指示されると、モード信号が“１”となり、カウン
タ３４がクリアされ、次に、フィールドあるいはフレー
ム周期のクロックＣＫ２と同期してインクリメントする
カウンタ３４の出力がＲＯＭ３３にアドレスとして供給
される。
生が指示されると、モード信号が“１”となり、カウン
タ３４がクリアされ、次に、フィールドあるいはフレー
ム周期のクロックＣＫ２と同期してインクリメントする
カウンタ３４の出力がＲＯＭ３３にアドレスとして供給
される。
【００２０】このＲＯＭ３３には、カウンタ３７の出力
がアドレスとして供給される。カウンタ３４からのアド
レスに対してカウンタ３７からのアドレスは、より下位
のものである。カウンタ３７と、ＤＣＴブロックの例え
ば６４個のＤＣＴ係数データ毎に発生するブロックパル
スＢＬＫＰでクリアされ、画素周期（係数データの周
囲）のクロックＣＫ１をカウントする。
がアドレスとして供給される。カウンタ３４からのアド
レスに対してカウンタ３７からのアドレスは、より下位
のものである。カウンタ３７と、ＤＣＴブロックの例え
ば６４個のＤＣＴ係数データ毎に発生するブロックパル
スＢＬＫＰでクリアされ、画素周期（係数データの周
囲）のクロックＣＫ１をカウントする。
【００２１】ＲＯＭ３３の各アドレスから１ビットが読
み出される。このＲＯＭ３３の出力データがＤ型フリッ
プフロップ３８を介してクリアパルスＣＬＲ１として取
り出される。このクリアパルスＣＬＲ１が反転されてＮ
ＡＮＤゲート３２の一方の入力端子に供給される。ＮＡ
ＮＤゲート３２の他方の入力端子には、クロックＣＫ１
がインバータ３９を介してさらに反転されて供給され
る。
み出される。このＲＯＭ３３の出力データがＤ型フリッ
プフロップ３８を介してクリアパルスＣＬＲ１として取
り出される。このクリアパルスＣＬＲ１が反転されてＮ
ＡＮＤゲート３２の一方の入力端子に供給される。ＮＡ
ＮＤゲート３２の他方の入力端子には、クロックＣＫ１
がインバータ３９を介してさらに反転されて供給され
る。
【００２２】特殊再生モードとされた後の最初のフィー
ルドあるいはフレーム期間Ｔｓのタイミングチャートを
図６に示し、その最後の期間Ｔｅのタイミングチャート
を図７に示す。図６に示すように、ブロックパルスＢＬ
ＫＰでカウンタ３７がクリアされ、ＲＯＭ３３に接続さ
れたフリップフロップ３８からクリアパルスＣＬＲ１が
発生する。クリアパルスＣＬＲ１が“１”の期間では、
ＮＡＮＤゲート３２からのクリアパルスＣＬＲ２が
“１”とされる。従って、このＣＬＲ２＝“１”の期間
では、レジスタ３１がクリアされない。
ルドあるいはフレーム期間Ｔｓのタイミングチャートを
図６に示し、その最後の期間Ｔｅのタイミングチャート
を図７に示す。図６に示すように、ブロックパルスＢＬ
ＫＰでカウンタ３７がクリアされ、ＲＯＭ３３に接続さ
れたフリップフロップ３８からクリアパルスＣＬＲ１が
発生する。クリアパルスＣＬＲ１が“１”の期間では、
ＮＡＮＤゲート３２からのクリアパルスＣＬＲ２が
“１”とされる。従って、このＣＬＲ２＝“１”の期間
では、レジスタ３１がクリアされない。
【００２３】レジスタ３１には、画素クロックＣＫ１と
同期してＤＣＴ係数データが直流分を先頭に、低次の交
流分、より高次の交流分の順序で供給されるので、図６
に示す期間Ｔｓでは、直流分の係数データのみがクリア
されないで出力される。他の交流分の係数データは、全
てクリアされる。従って、モニタの再生画像は、極めて
解像度が低い画像である。
同期してＤＣＴ係数データが直流分を先頭に、低次の交
流分、より高次の交流分の順序で供給されるので、図６
に示す期間Ｔｓでは、直流分の係数データのみがクリア
されないで出力される。他の交流分の係数データは、全
てクリアされる。従って、モニタの再生画像は、極めて
解像度が低い画像である。
【００２４】図７は、１ブロック期間の最後の期間Ｔｅ
のタイミングチャートである。ここでは、クリアパルス
ＣＬＲ１が最高次数の係数データの期間以外で“１”と
なる。従って、最高次数のみがレジスタ３１においてク
リアされる。直流分および他の交流分の係数データがレ
ジスタ３１から出力されるので、モニタの再生画像は、
原画像に近い解像度のものとなる。期間ＴｓとＴｅとの
間では、図示しないがクリアされない係数データの範囲
が次第に拡げられる。その結果、空間解像度が次第に高
くなる画像を発生できる。
のタイミングチャートである。ここでは、クリアパルス
ＣＬＲ１が最高次数の係数データの期間以外で“１”と
なる。従って、最高次数のみがレジスタ３１においてク
リアされる。直流分および他の交流分の係数データがレ
ジスタ３１から出力されるので、モニタの再生画像は、
原画像に近い解像度のものとなる。期間ＴｓとＴｅとの
間では、図示しないがクリアされない係数データの範囲
が次第に拡げられる。その結果、空間解像度が次第に高
くなる画像を発生できる。
【００２５】なお、高能率符号として、ＡＤＲＣおよび
ＤＣＴの例を述べたが、これら以外の高能率符号を使用
しても良い。また、上述の例では、マスキングを時間的
に変化させているが、１フィールド内あるいは１フレー
ム内でマスキング処理を空間的に異ならせても良い。さ
らに、ディジタルＶＴＲに限らず、ディジタルディスク
再生装置等の再生出力に対してもこの発明は適用でき
る。
ＤＣＴの例を述べたが、これら以外の高能率符号を使用
しても良い。また、上述の例では、マスキングを時間的
に変化させているが、１フィールド内あるいは１フレー
ム内でマスキング処理を空間的に異ならせても良い。さ
らに、ディジタルＶＴＲに限らず、ディジタルディスク
再生装置等の再生出力に対してもこの発明は適用でき
る。
【００２６】
【発明の効果】この発明は、高能率符号化されているデ
ータに対してマスキング処理するのみで、簡単に特殊再
生効果を得ることができる。ＡＤＲＣのようなレベル方
向の情報を有している時には、マスキングするビット数
が少なくて良く、また、ＤＣＴのような周波数情報を有
している時には、マスキングするのみで、解像度を変化
させることができる。
ータに対してマスキング処理するのみで、簡単に特殊再
生効果を得ることができる。ＡＤＲＣのようなレベル方
向の情報を有している時には、マスキングするビット数
が少なくて良く、また、ＤＣＴのような周波数情報を有
している時には、マスキングするのみで、解像度を変化
させることができる。
【図１】この発明を適用できるディジタルＶＴＲの再生
回路の概略的なブロック図である。
回路の概略的なブロック図である。
【図２】この発明によるマスキング回路およびマスキン
グコントローラの一例のブロック図である。
グコントローラの一例のブロック図である。
【図３】マスキング回路およびマスキングコントローラ
の一例を説明するためのフローチャートである。
の一例を説明するためのフローチャートである。
【図４】この発明によるマスキング回路およびマスキン
グコントローラの他の例のブロック図である。
グコントローラの他の例のブロック図である。
【図５】マスキング回路およびマスキングコントローラ
の他の例を説明するためのフローチャートである。
の他の例を説明するためのフローチャートである。
【図６】マスキング回路およびマスキングコントローラ
の他の例を説明するためのフローチャートである。
の他の例を説明するためのフローチャートである。
【図７】マスキング回路およびマスキングコントローラ
の他の例を説明するためのフローチャートである。
の他の例を説明するためのフローチャートである。
５ マスキング回路 ６ マスキングコントローラ ７ 高能率符号のデコーダ
Claims (1)
- 【請求項１】 高能率符号で符号化されたディジタルビ
デオ信号が入力されるマスキング手段と、 上記マスキング手段と結合され、マスキング処理を時間
的あるいは空間的に可変するためのマスキング制御手段
とを有するディジタル特殊効果発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13782192A JP3158648B2 (ja) | 1992-04-30 | 1992-04-30 | ディジタル特殊効果発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13782192A JP3158648B2 (ja) | 1992-04-30 | 1992-04-30 | ディジタル特殊効果発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05308613A true JPH05308613A (ja) | 1993-11-19 |
| JP3158648B2 JP3158648B2 (ja) | 2001-04-23 |
Family
ID=15207639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13782192A Expired - Fee Related JP3158648B2 (ja) | 1992-04-30 | 1992-04-30 | ディジタル特殊効果発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3158648B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998041012A1 (en) * | 1997-03-12 | 1998-09-17 | Matsushita Electric Industrial Co., Ltd. | Mpeg decoder providing multiple standard output signals |
| US6487249B2 (en) | 1998-10-09 | 2002-11-26 | Matsushita Electric Industrial Co., Ltd. | Efficient down conversion system for 2:1 decimation |
| KR100526905B1 (ko) * | 1997-03-12 | 2006-06-15 | 마쯔시다덴기산교 가부시키가이샤 | 다중표준출력신호를제공하는mpeg디코더 |
-
1992
- 1992-04-30 JP JP13782192A patent/JP3158648B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998041012A1 (en) * | 1997-03-12 | 1998-09-17 | Matsushita Electric Industrial Co., Ltd. | Mpeg decoder providing multiple standard output signals |
| KR100526905B1 (ko) * | 1997-03-12 | 2006-06-15 | 마쯔시다덴기산교 가부시키가이샤 | 다중표준출력신호를제공하는mpeg디코더 |
| US6487249B2 (en) | 1998-10-09 | 2002-11-26 | Matsushita Electric Industrial Co., Ltd. | Efficient down conversion system for 2:1 decimation |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3158648B2 (ja) | 2001-04-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1056717C (zh) | 利用通用存贮器对压缩的数字视频信号解码和2-3下降变换的解码器 | |
| US6167085A (en) | Image data compression | |
| JPH02156789A (ja) | 画像信号圧縮符号化装置および伸長再生装置 | |
| JPH0983951A (ja) | 画像符号化記録再生装置 | |
| US5594443A (en) | D/A converter noise reduction system | |
| JPH07105638A (ja) | 画像データの記録再生装置 | |
| KR100272120B1 (ko) | 양자화 컨트롤 회로 | |
| JP3158648B2 (ja) | ディジタル特殊効果発生装置 | |
| JPH0837643A (ja) | 量子化コントロール回路 | |
| JP3557225B2 (ja) | ディジタル画像信号の受信／再生装置 | |
| JPH0621830A (ja) | ２次元ハフマン符号化方法 | |
| JP3929507B2 (ja) | ディジタル特殊効果発生装置およびディジタル特殊効果発生方法 | |
| JPH066757A (ja) | 画像データ記録装置及び画像データ再生装置 | |
| JP3084415B2 (ja) | 映像信号記録再生装置 | |
| JP3291785B2 (ja) | ブロック変換符号化データの伝送装置 | |
| JP3166735B2 (ja) | ディスク装置 | |
| JP3186324B2 (ja) | 量子化レベル算出方法及び装置 | |
| JP3139242B2 (ja) | 映像信号処理装置 | |
| JP3271102B2 (ja) | ディジタル画像信号の復号装置 | |
| JPH09307855A (ja) | 記録再生装置 | |
| JPH06261306A (ja) | 映像信号符号化／復号化装置 | |
| JP2860401B2 (ja) | 符号化装置 | |
| JP3902032B2 (ja) | ブロック変換符号化データの伝送装置 | |
| JP2682375B2 (ja) | 画像データ記録装置 | |
| JPH08102907A (ja) | 丸め符号化器及び丸め復号化器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080216 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090216 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100216 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |