JPH05307401A - 制御演算回路 - Google Patents
制御演算回路Info
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- JPH05307401A JPH05307401A JP11253992A JP11253992A JPH05307401A JP H05307401 A JPH05307401 A JP H05307401A JP 11253992 A JP11253992 A JP 11253992A JP 11253992 A JP11253992 A JP 11253992A JP H05307401 A JPH05307401 A JP H05307401A
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Abstract
(57)【要約】
【目的】 制御対象へ出力される抽出データを乗算デー
タから抽出するビット構造の抽出位置を，上記乗算デー
タの大きさに応じて設定することにより，上記抽出デー
タのビット構造により表現し得るデータ範囲の内，広範
囲のデータを使用することのできる制御演算回路の提
供。 【構成】 制御演算回路２０では，観測値ｓとその目標
値ｔとの差分ｅと，ゲインｇとの積としての乗算データ
ｅ×ｇ（２４ビット）から，アクチュエータ１２を制御
すべき抽出データｏ（１２ビット）がウィンドウ回路９
において抽出される。このとき，上記乗算データｅ×ｇ
からの抽出データｏのデータ抽出位置は，ビット数ａに
基づいて，下位ビットの方向へビットシフトされる。従
って，乗算データｅ×ｇが小さな値であっても，広範囲
の抽出データを使用することができる。
タから抽出するビット構造の抽出位置を，上記乗算デー
タの大きさに応じて設定することにより，上記抽出デー
タのビット構造により表現し得るデータ範囲の内，広範
囲のデータを使用することのできる制御演算回路の提
供。 【構成】 制御演算回路２０では，観測値ｓとその目標
値ｔとの差分ｅと，ゲインｇとの積としての乗算データ
ｅ×ｇ（２４ビット）から，アクチュエータ１２を制御
すべき抽出データｏ（１２ビット）がウィンドウ回路９
において抽出される。このとき，上記乗算データｅ×ｇ
からの抽出データｏのデータ抽出位置は，ビット数ａに
基づいて，下位ビットの方向へビットシフトされる。従
って，乗算データｅ×ｇが小さな値であっても，広範囲
の抽出データを使用することができる。
Description
【０００１】
【産業上の利用分野】本発明は，例えば高速のディジタ
ル演算により，制御対象について観測された観測値と該
観測値の目標値との差分と，制御ゲインとの乗算データ
に基づいて，制御対象への出力を演算し出力する制御演
算回路の改良に関するものである。
ル演算により，制御対象について観測された観測値と該
観測値の目標値との差分と，制御ゲインとの乗算データ
に基づいて，制御対象への出力を演算し出力する制御演
算回路の改良に関するものである。
【０００２】
【従来の技術】上記したような制御演算回路の一例を図
２に示す。同図に示す制御演算回路２０a では，例えば
図外の検出器等により観測された観測値ｓと予め設定さ
れた上記観測値ｓの目標値ｔとの差分ｅ（＝ｔ−ｓ）が
減算器５により得られる。この差分ｅは，別途設定され
たゲインｇと乗算器７において乗算されて乗算データｅ
×ｇが得られる。上記制御演算回路２０a では，各入力
値ｔ，ｓ，ｇに基づいて演算を行い制御対象への出力を
演算するにあたり，ディジタル演算が実行される。そし
て，各数値を整数で表現した場合において上記差分ｅの
最大データ幅をｂe ビットとし，ゲインｇの最大データ
幅をｂg ビットとすると，上記乗算データｅ×ｇのデー
タ幅はｂe ＋ｂg ビット（これをｂe-g ビットとして表
わす）となる。また，データ抽出回路９a において，乗
算データｅ×ｇから抽出されて制御対象へ出力される抽
出データｏをｂo ビットとすると，上記乗算データｅ×
ｇのビット構造ｂe- g ビットの上位からｂo ビット目ま
でのビット幅のデータが抽出され制御対象に出力され
る。
２に示す。同図に示す制御演算回路２０a では，例えば
図外の検出器等により観測された観測値ｓと予め設定さ
れた上記観測値ｓの目標値ｔとの差分ｅ（＝ｔ−ｓ）が
減算器５により得られる。この差分ｅは，別途設定され
たゲインｇと乗算器７において乗算されて乗算データｅ
×ｇが得られる。上記制御演算回路２０a では，各入力
値ｔ，ｓ，ｇに基づいて演算を行い制御対象への出力を
演算するにあたり，ディジタル演算が実行される。そし
て，各数値を整数で表現した場合において上記差分ｅの
最大データ幅をｂe ビットとし，ゲインｇの最大データ
幅をｂg ビットとすると，上記乗算データｅ×ｇのデー
タ幅はｂe ＋ｂg ビット（これをｂe-g ビットとして表
わす）となる。また，データ抽出回路９a において，乗
算データｅ×ｇから抽出されて制御対象へ出力される抽
出データｏをｂo ビットとすると，上記乗算データｅ×
ｇのビット構造ｂe- g ビットの上位からｂo ビット目ま
でのビット幅のデータが抽出され制御対象に出力され
る。
【０００３】
【発明が解決しようとする課題】上記抽出データｏのビ
ット幅ｂo は，通常上記乗算データｅ×ｇのビット幅ｂ
e-g よりも小さく設定されている。そのため，例えば上
記ゲインｇが比較的小さく設定されている場合において
各ビット幅ｂo とｂe-g との関係によっては，抽出デー
タｏのビット幅ｂo 内にデータが存在しないこと（ｂo
ビット内のデータが全て０），或いはｂo ビット全体に
より表し得るデータと比べて極めて小さな幅のデータし
か得られないことがある。そこで，例えば特定の制御対
象にのみ適用するため，上記ゲインｇが固定されている
ような制御演算回路の場合には，上記抽出データｏ内に
データが入り，且つそのデータの大きさが適宜の大きさ
となるように予めゲインｇの大きさが調整される。しか
しながら，種々の制御対象に適用できるように，ゲイン
ｇを可変とする必要のある制御演算回路においては，上
記ゲインｇを小さくする必要を生じることがある。この
ようにゲインｇを小さくしなければならない場合に，上
記したように，制御対象に出力される抽出データｏが，
そのビット幅ｂo により表現し得るデータ幅全体にわた
り広く利用することができないという問題点があった。
そのため，実際上値が変化しているにも拘わらず，ほと
んど変化しないとみなされる抽出データｏが制御対象に
出力されることがあり，これによって上記制御対象に対
する制御性が悪くなるとともに，このように小さな出力
であれば外乱にも影響され易いといった欠点があった。
そこで，本発明の目的は，制御対象へ出力される抽出デ
ータを乗算データから抽出するビット構造の抽出位置
を，上記乗算データの大きさに応じて指定するようにす
ることにより，上記抽出データのビット構造により表現
し得るデータの内の広範囲のデータを使用することので
きる制御演算回路を提供することである。
ット幅ｂo は，通常上記乗算データｅ×ｇのビット幅ｂ
e-g よりも小さく設定されている。そのため，例えば上
記ゲインｇが比較的小さく設定されている場合において
各ビット幅ｂo とｂe-g との関係によっては，抽出デー
タｏのビット幅ｂo 内にデータが存在しないこと（ｂo
ビット内のデータが全て０），或いはｂo ビット全体に
より表し得るデータと比べて極めて小さな幅のデータし
か得られないことがある。そこで，例えば特定の制御対
象にのみ適用するため，上記ゲインｇが固定されている
ような制御演算回路の場合には，上記抽出データｏ内に
データが入り，且つそのデータの大きさが適宜の大きさ
となるように予めゲインｇの大きさが調整される。しか
しながら，種々の制御対象に適用できるように，ゲイン
ｇを可変とする必要のある制御演算回路においては，上
記ゲインｇを小さくする必要を生じることがある。この
ようにゲインｇを小さくしなければならない場合に，上
記したように，制御対象に出力される抽出データｏが，
そのビット幅ｂo により表現し得るデータ幅全体にわた
り広く利用することができないという問題点があった。
そのため，実際上値が変化しているにも拘わらず，ほと
んど変化しないとみなされる抽出データｏが制御対象に
出力されることがあり，これによって上記制御対象に対
する制御性が悪くなるとともに，このように小さな出力
であれば外乱にも影響され易いといった欠点があった。
そこで，本発明の目的は，制御対象へ出力される抽出デ
ータを乗算データから抽出するビット構造の抽出位置
を，上記乗算データの大きさに応じて指定するようにす
ることにより，上記抽出データのビット構造により表現
し得るデータの内の広範囲のデータを使用することので
きる制御演算回路を提供することである。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に，本発明は，制御対象について観測された観測値と該
観測値の目標値との差分と，ゲインとの乗算データを演
算し，上記乗算データのビット構造の適宜位置から所定
のビット幅のデータを抽出し，上記抽出されたデータを
上記制御対象への出力とする制御演算回路において，上
記乗算データのビット構造の中の先頭あるいは最後から
数えたデータ抽出位置までのビット数を入力するための
ビット数入力手段と，上記ビット数入力手段から入力さ
れたビット数に基づいて，上記抽出されるデータをビッ
トシフトさせるシフト量を演算するシフト量演算手段
と，上記演算されたシフト量に基づいて，上記抽出され
るデータを下位ビットの方向へビットシフトさせるデー
タシフト手段とを具備してなることを特徴とする制御演
算回路として構成されている。
に，本発明は，制御対象について観測された観測値と該
観測値の目標値との差分と，ゲインとの乗算データを演
算し，上記乗算データのビット構造の適宜位置から所定
のビット幅のデータを抽出し，上記抽出されたデータを
上記制御対象への出力とする制御演算回路において，上
記乗算データのビット構造の中の先頭あるいは最後から
数えたデータ抽出位置までのビット数を入力するための
ビット数入力手段と，上記ビット数入力手段から入力さ
れたビット数に基づいて，上記抽出されるデータをビッ
トシフトさせるシフト量を演算するシフト量演算手段
と，上記演算されたシフト量に基づいて，上記抽出され
るデータを下位ビットの方向へビットシフトさせるデー
タシフト手段とを具備してなることを特徴とする制御演
算回路として構成されている。
【０００５】
【作用】本発明に係る制御演算回路においては，上記観
測値のその目標値からの差分とゲインとの積として演算
された乗算データが例えば小さく，これによって上記乗
算データのビット構造におけるデータの占める割合が例
えば比較的少ないとき，上記乗算データのビット構造の
中の先頭あるいは最後から数えたデータ抽出位置までの
ビット数として，比較的大きな値がビット数入力手段を
介して入力される。そして，シフト量演算手段は，上記
入力されたビット数に基づいて，上記の抽出されるデー
タをビットシフトさせるシフト量を比較的小さな値とし
て演算する。従って，上記の抽出されるデータはデータ
シフト手段により下位ビットの方向へ比較的小さくビッ
トシフトされるので，下位ビットから削除されるビット
数が少なくてすむ。従って，抽出されるべく残されたデ
ータはビット数の多いデータとなる。
測値のその目標値からの差分とゲインとの積として演算
された乗算データが例えば小さく，これによって上記乗
算データのビット構造におけるデータの占める割合が例
えば比較的少ないとき，上記乗算データのビット構造の
中の先頭あるいは最後から数えたデータ抽出位置までの
ビット数として，比較的大きな値がビット数入力手段を
介して入力される。そして，シフト量演算手段は，上記
入力されたビット数に基づいて，上記の抽出されるデー
タをビットシフトさせるシフト量を比較的小さな値とし
て演算する。従って，上記の抽出されるデータはデータ
シフト手段により下位ビットの方向へ比較的小さくビッ
トシフトされるので，下位ビットから削除されるビット
数が少なくてすむ。従って，抽出されるべく残されたデ
ータはビット数の多いデータとなる。
【０００６】
【実施例】以下添付図面を参照して，本発明を具体化し
た実施例につき説明し，本発明の理解に供する。尚，以
下の実施例は，本発明を具体化した一例であって，本発
明の技術的範囲を限定する性格のものではない。ここ
に，図１は本発明の一実施例に係るアクチュエータを駆
動制御するための制御演算回路の概略構成を示すブロッ
ク構成図である。但し，図２に示した上記従来の制御演
算回路２０a と共通する要素には，同一の符号を使用す
ると共に，その詳細な説明は省略する。本実施例に係る
制御演算回路２０を用いた単純な比例制御装置の一例を
図１に示す。この比例制御装置は，制御対象に係る観測
値を検出するセンサ３と，センサ３からの出力をディジ
タル信号の観測値ｓに変換する変換器４と，上記観測値
ｓの目標値ｔ，ゲインｇ及び後述するデータ抽出指定位
置までのビット数ａを設定するべく出力するＣＰＵ（中
央演算処理装置）１と，上記変換器４からの観測値ｓと
上記ＣＰＵ１からの目標値ｔ，ゲインｇ及びデータ抽出
指定位置までのビット数ａに基づいて制御対象への出力
信号をディジタル演算し出力する制御演算回路２０と，
上記制御演算回路２０からのディジタル出力データをア
ナログ変換して電圧として出力するＤ／Ａ変換器１０
と，このＤ／Ａ変換器１０からの出力値を増幅するアン
プ１１と，操作対象としてのアクチュエータ１２とから
構成されている。そして，上記制御演算回路２０は，Ｃ
ＰＵ１から与えられた目標値ｔを保存するレジスタ２
（データ幅１６ビット）と，上記変換器４から入力され
た観測値ｓ（データ幅１６ビット）と上記レジスタ２か
らの目標値ｔ（データ幅１６ビット）との差分ｅ（＝ｔ
−ｓ：データ幅１６ビット）を求める減算器５と，ＣＰ
Ｕ１から与えられるゲインｇ（データ幅８ビット）を保
存するレジスタ６と，上記レジスタ６からのゲインｇと
上記減算器５（入出力共データ幅１６ビットで，負数は
２の捕数で表現される）からの差分ｅとの積としての乗
算データｅ×ｇ（入力データ幅が１６ビット及び８ビッ
ト，出力データ幅２４ビット，負数は２の捕数で表現さ
れる）を演算する乗算器７と，上記ＣＰＵ１から与えら
れた上記乗算データｅ×ｇのビット構造の中の先頭から
数えたデータ抽出位置までのビット数ａ（データ幅４ビ
ット）を保存するレジスタ８と，上記乗算データｅ×ｇ
から上記データ抽出位置までのビット数ａに基づいて上
記Ｄ／Ａ変換器１０に出力するための抽出データｏ（デ
ータ幅１２ビット）を演算し出力するウィンドウ回路９
とを備えてなっている。この制御演算回路２０はワンチ
ップにより実現されている。ここで，上記目標値ｔ，観
測値ｓ及びゲインｇはいずれも正の整数とする。
た実施例につき説明し，本発明の理解に供する。尚，以
下の実施例は，本発明を具体化した一例であって，本発
明の技術的範囲を限定する性格のものではない。ここ
に，図１は本発明の一実施例に係るアクチュエータを駆
動制御するための制御演算回路の概略構成を示すブロッ
ク構成図である。但し，図２に示した上記従来の制御演
算回路２０a と共通する要素には，同一の符号を使用す
ると共に，その詳細な説明は省略する。本実施例に係る
制御演算回路２０を用いた単純な比例制御装置の一例を
図１に示す。この比例制御装置は，制御対象に係る観測
値を検出するセンサ３と，センサ３からの出力をディジ
タル信号の観測値ｓに変換する変換器４と，上記観測値
ｓの目標値ｔ，ゲインｇ及び後述するデータ抽出指定位
置までのビット数ａを設定するべく出力するＣＰＵ（中
央演算処理装置）１と，上記変換器４からの観測値ｓと
上記ＣＰＵ１からの目標値ｔ，ゲインｇ及びデータ抽出
指定位置までのビット数ａに基づいて制御対象への出力
信号をディジタル演算し出力する制御演算回路２０と，
上記制御演算回路２０からのディジタル出力データをア
ナログ変換して電圧として出力するＤ／Ａ変換器１０
と，このＤ／Ａ変換器１０からの出力値を増幅するアン
プ１１と，操作対象としてのアクチュエータ１２とから
構成されている。そして，上記制御演算回路２０は，Ｃ
ＰＵ１から与えられた目標値ｔを保存するレジスタ２
（データ幅１６ビット）と，上記変換器４から入力され
た観測値ｓ（データ幅１６ビット）と上記レジスタ２か
らの目標値ｔ（データ幅１６ビット）との差分ｅ（＝ｔ
−ｓ：データ幅１６ビット）を求める減算器５と，ＣＰ
Ｕ１から与えられるゲインｇ（データ幅８ビット）を保
存するレジスタ６と，上記レジスタ６からのゲインｇと
上記減算器５（入出力共データ幅１６ビットで，負数は
２の捕数で表現される）からの差分ｅとの積としての乗
算データｅ×ｇ（入力データ幅が１６ビット及び８ビッ
ト，出力データ幅２４ビット，負数は２の捕数で表現さ
れる）を演算する乗算器７と，上記ＣＰＵ１から与えら
れた上記乗算データｅ×ｇのビット構造の中の先頭から
数えたデータ抽出位置までのビット数ａ（データ幅４ビ
ット）を保存するレジスタ８と，上記乗算データｅ×ｇ
から上記データ抽出位置までのビット数ａに基づいて上
記Ｄ／Ａ変換器１０に出力するための抽出データｏ（デ
ータ幅１２ビット）を演算し出力するウィンドウ回路９
とを備えてなっている。この制御演算回路２０はワンチ
ップにより実現されている。ここで，上記目標値ｔ，観
測値ｓ及びゲインｇはいずれも正の整数とする。
【０００７】引き続いて，上記した構成による比例制御
装置の制御演算回路２０におけるウィンドウ回路９から
抽出データｏを求める手順を中心として以下説明する。
先ず，制御演算回路２０の減算器５により目標値ｔと観
測値ｓの差分ｅが求められる。次に，ＣＰＵ１から与え
られたゲインｇと上記差分ｅとの積としての乗算データ
ｅ×ｇが乗算器７により求められる。更に，上記ＣＰＵ
１から与えられたデータ抽出位置までのビット数ａに基
づいて，ウィンドウ回路９によって上記乗算データｅ×
ｇから符号±を含む抽出データｏが演算され出力され
る。上記ウィンドウ回路９からの抽出データｏを数式で
表現すると， ｏ＝ｓｉｇｎ（ｔ−ｓ）×（（｜ｔ−ｓ｜×ｇ）≫ （２４−１２＋１−ａ）） ・・・（１） として求められる。ここで，ｓｉｇｎ（ｔ−ｓ）はｔ−
ｓの符号を求める演算であって，正のときは１の値をと
り負のときは−１の値をとると共に上記抽出データｏ
（１２ビット）の最上位ビットに割付けられる。また，
｜ｔ−ｓ｜はｔ−ｓの絶対値を表し，≫は残りの下位１
１ビットにおいて右にビットシフトさせる演算を表す。
例えば，ｘ≫ｙはｘを右に即ち下位ビットの方向へｙビ
ット分ビットシフトすることを意味する。なお，上記デ
ータ抽出位置までのビット数ａは，上記乗算データｅ×
ｇのビット構造（１２ビット）の中の先頭から数えたデ
ータ抽出位置までのビット数を表している。上記乗算デ
ータｅ×ｇのビット構造の正負符号を０ビット目（最上
位ビット）として最下位ビットの方向に数えてａビット
目からａ（１ビット分）＋１０ビット目までの小計１１
ビットと０ビット目の符号ビット（１ビット分）の合計
１２ビットが出力される。ここで，上記乗算データのビ
ット構造の最下位ビットをｂ0 として，この最下位ビッ
トから上位方向に数えてｎ−１ビット目をｂ n と表現す
る。そして，上記データ抽出位置までのビット数ａが与
えられたとき，上記乗算データから抽出されるのは，ｂ
(24-a-1)〜ｂ(24-a-11) の１１ビット分と符号ビットｂ
12の１ビット分とである。このことから，ウィンドウ回
路９から抽出される抽出データの最下位のビットｂ
(24-a-11) を上記最下位ビットｂ0の位置にシフトさせ
るためには，２４−ａ−１１（＝２４−１２＋１−ａ）
だけ右にビットシフトすればよいことがわかる。逆に，
上記ビット数ａを，上記乗算データｅ×ｇのビット構造
の最後から先頭方向へ数えたデータ抽出位置までのビッ
ト数として用いることも可能である。即ち，上記ビット
数ａをウィンドウ回路９に入力するための，ＣＰＵ１，
レジスタ８及びＣＰＵ１からウィンドウ回路９へ接続す
る回路よりなる構成が，本発明にいう上記乗算データの
ビット構造の中の先頭あるいは最後から数えたデータ抽
出位置までのビット数を入力するためのビット数入力手
段の一例である。また，上記レジスタ８から入力された
データ抽出位置までのビット数ａに基づいて，乗算デー
タｅ×ｇから抽出されるデータをビットシフトさせるシ
フト量を（１）式中の下位１１ビット分を表わす式から
演算する機能を実現する手段が，本発明にいうシフト量
演算手段の一例である。
装置の制御演算回路２０におけるウィンドウ回路９から
抽出データｏを求める手順を中心として以下説明する。
先ず，制御演算回路２０の減算器５により目標値ｔと観
測値ｓの差分ｅが求められる。次に，ＣＰＵ１から与え
られたゲインｇと上記差分ｅとの積としての乗算データ
ｅ×ｇが乗算器７により求められる。更に，上記ＣＰＵ
１から与えられたデータ抽出位置までのビット数ａに基
づいて，ウィンドウ回路９によって上記乗算データｅ×
ｇから符号±を含む抽出データｏが演算され出力され
る。上記ウィンドウ回路９からの抽出データｏを数式で
表現すると， ｏ＝ｓｉｇｎ（ｔ−ｓ）×（（｜ｔ−ｓ｜×ｇ）≫ （２４−１２＋１−ａ）） ・・・（１） として求められる。ここで，ｓｉｇｎ（ｔ−ｓ）はｔ−
ｓの符号を求める演算であって，正のときは１の値をと
り負のときは−１の値をとると共に上記抽出データｏ
（１２ビット）の最上位ビットに割付けられる。また，
｜ｔ−ｓ｜はｔ−ｓの絶対値を表し，≫は残りの下位１
１ビットにおいて右にビットシフトさせる演算を表す。
例えば，ｘ≫ｙはｘを右に即ち下位ビットの方向へｙビ
ット分ビットシフトすることを意味する。なお，上記デ
ータ抽出位置までのビット数ａは，上記乗算データｅ×
ｇのビット構造（１２ビット）の中の先頭から数えたデ
ータ抽出位置までのビット数を表している。上記乗算デ
ータｅ×ｇのビット構造の正負符号を０ビット目（最上
位ビット）として最下位ビットの方向に数えてａビット
目からａ（１ビット分）＋１０ビット目までの小計１１
ビットと０ビット目の符号ビット（１ビット分）の合計
１２ビットが出力される。ここで，上記乗算データのビ
ット構造の最下位ビットをｂ0 として，この最下位ビッ
トから上位方向に数えてｎ−１ビット目をｂ n と表現す
る。そして，上記データ抽出位置までのビット数ａが与
えられたとき，上記乗算データから抽出されるのは，ｂ
(24-a-1)〜ｂ(24-a-11) の１１ビット分と符号ビットｂ
12の１ビット分とである。このことから，ウィンドウ回
路９から抽出される抽出データの最下位のビットｂ
(24-a-11) を上記最下位ビットｂ0の位置にシフトさせ
るためには，２４−ａ−１１（＝２４−１２＋１−ａ）
だけ右にビットシフトすればよいことがわかる。逆に，
上記ビット数ａを，上記乗算データｅ×ｇのビット構造
の最後から先頭方向へ数えたデータ抽出位置までのビッ
ト数として用いることも可能である。即ち，上記ビット
数ａをウィンドウ回路９に入力するための，ＣＰＵ１，
レジスタ８及びＣＰＵ１からウィンドウ回路９へ接続す
る回路よりなる構成が，本発明にいう上記乗算データの
ビット構造の中の先頭あるいは最後から数えたデータ抽
出位置までのビット数を入力するためのビット数入力手
段の一例である。また，上記レジスタ８から入力された
データ抽出位置までのビット数ａに基づいて，乗算デー
タｅ×ｇから抽出されるデータをビットシフトさせるシ
フト量を（１）式中の下位１１ビット分を表わす式から
演算する機能を実現する手段が，本発明にいうシフト量
演算手段の一例である。
【０００８】上記実施例の内容の理解を容易にするため
に，具体的な数値を例にとって以下説明する。先ず，上
記目標値ｔと観測値ｓの差分ｅのとり得る範囲は，上記
差分ｅが１６ビット（２16）で表わされるので，３２７
６７（７ＦＦＦｈ）〜−３２７６８（８０００ｈ）であ
る。そして与えられたゲインｇ（８ビット）が１２（Ｃ
ｈ）であって，上記差分ｅの値がその範囲内の任意の値
をとり得ると仮定すれば，これらの積としての乗算デー
タのとり得る範囲は３９３２０４（５ＦＦＦ４ｈ）〜−
３９３２１６（ＦＡ００００ｈ）で表わされる。ここ
で，それぞれの数値は１０進数を示し，各数値の後に付
した括弧内の記号は１６進数を表わしている。例えば，
上記ビット数ａ＝１の場合，ウィンドウ回路９では，乗
算データｅ×ｇのビット構造の内１２ビット分（＝２４
−１１−１）が右シフト，即ち下位ビット方向へビット
シフトされる。即ち，乗算データｅ×ｇから抽出された
抽出データｏのとり得る範囲は， ３９３２０４（５ＦＦＦ４ｈ）≫１２（Ｃｈ）＝９５（０５Ｆｈ）〜 −３９３２１６（ＦＡ００００ｈ）≫１２（Ｃｈ）＝−９６（ＦＡ０ｈ） である。この例は，従来技術において示した如く，乗算
データｅ×ｇの上位ｂoビット（ｂo ＝１２）を抽出し
た場合に相当する。上記抽出データｏは１２ビットで表
現され，そのとり得る範囲は２０４７〜−２０４８であ
る。しかしながら，上記のように（ａ＝１），ウィンド
ウ回路９から抽出された抽出データｏのとり得る範囲が
９５〜−９５であれば，上記抽出データｏのとり得る範
囲の約１／２０しか使用していないことになる。
に，具体的な数値を例にとって以下説明する。先ず，上
記目標値ｔと観測値ｓの差分ｅのとり得る範囲は，上記
差分ｅが１６ビット（２16）で表わされるので，３２７
６７（７ＦＦＦｈ）〜−３２７６８（８０００ｈ）であ
る。そして与えられたゲインｇ（８ビット）が１２（Ｃ
ｈ）であって，上記差分ｅの値がその範囲内の任意の値
をとり得ると仮定すれば，これらの積としての乗算デー
タのとり得る範囲は３９３２０４（５ＦＦＦ４ｈ）〜−
３９３２１６（ＦＡ００００ｈ）で表わされる。ここ
で，それぞれの数値は１０進数を示し，各数値の後に付
した括弧内の記号は１６進数を表わしている。例えば，
上記ビット数ａ＝１の場合，ウィンドウ回路９では，乗
算データｅ×ｇのビット構造の内１２ビット分（＝２４
−１１−１）が右シフト，即ち下位ビット方向へビット
シフトされる。即ち，乗算データｅ×ｇから抽出された
抽出データｏのとり得る範囲は， ３９３２０４（５ＦＦＦ４ｈ）≫１２（Ｃｈ）＝９５（０５Ｆｈ）〜 −３９３２１６（ＦＡ００００ｈ）≫１２（Ｃｈ）＝−９６（ＦＡ０ｈ） である。この例は，従来技術において示した如く，乗算
データｅ×ｇの上位ｂoビット（ｂo ＝１２）を抽出し
た場合に相当する。上記抽出データｏは１２ビットで表
現され，そのとり得る範囲は２０４７〜−２０４８であ
る。しかしながら，上記のように（ａ＝１），ウィンド
ウ回路９から抽出された抽出データｏのとり得る範囲が
９５〜−９５であれば，上記抽出データｏのとり得る範
囲の約１／２０しか使用していないことになる。
【０００９】そこで，このような場合には，ＣＰＵ１か
ら与えられる上記データ抽出位置までのビット数ａをａ
＝５とすると，上記抽出データｏとしては，ウィンドウ
回路９により８ビット分（＝２４−１１−５）分右シフ
トされた値，即ちｂ18〜ｂ8 の１１ビット分と符号ビッ
トｂ23の１ビット分とが抽出される。上記抽出データｏ
のとり得る範囲は， ３９３２０４（５ＦＦＦ４ｈ）≫８（８ｈ）＝１５３５（５ＦＦｈ）〜 −３９３２１６（ＦＡ００００ｈ）≫８（８ｈ）＝−１５３６（Ａ００ｈ） となる。即ち，上記抽出データｏのとり得る範囲は１５
３５〜−１５３６となり，上記した如く最大限とり得る
範囲２０４７〜−２０４８の多くの部分を有効に使用す
ることができる。即ち，上記（１）式に基づいて演算さ
れたシフト量に基づいて，上記抽出される抽出データｏ
を下位ビットの方向へビットシフトさせる機能を実現す
るウィンドウ回路９の構成が本発明にいうデータシフト
手段の一例である。上記したように，本実施例の制御演
算回路２０によれば，観測値ｓとその目標値ｔとの差分
ｅとゲインｇとの乗算データｅ×ｇから抽出される抽出
データｏのビット構造上の抽出位置を，ＣＰＵ１から与
えられるデータ抽出位置までのビット数ａを設定入力す
ることにより指定することができる。それにより，ＣＰ
Ｕ１から設定されたゲインｇの値や減算器５から演算さ
れた上記差分ｅの値が小さいため，得られた乗算データ
ｅ×ｇの値が小さな値であっても，上記ビット数ａの設
定の仕方によって，上記抽出データｏ（１２ビット）の
ビット構造により表現し得るデータ範囲の内，広範囲の
データを使用することができる。これによって，本実施
例装置を異なる制御対象に適用した場合であって，例え
ばゲインを小さくせざるを得ない場合にも，上記ウィン
ドウ回路９からの抽出データｏとしては，比較的広範囲
のデータを出力することが可能となり，制御性を損なう
ことがない。
ら与えられる上記データ抽出位置までのビット数ａをａ
＝５とすると，上記抽出データｏとしては，ウィンドウ
回路９により８ビット分（＝２４−１１−５）分右シフ
トされた値，即ちｂ18〜ｂ8 の１１ビット分と符号ビッ
トｂ23の１ビット分とが抽出される。上記抽出データｏ
のとり得る範囲は， ３９３２０４（５ＦＦＦ４ｈ）≫８（８ｈ）＝１５３５（５ＦＦｈ）〜 −３９３２１６（ＦＡ００００ｈ）≫８（８ｈ）＝−１５３６（Ａ００ｈ） となる。即ち，上記抽出データｏのとり得る範囲は１５
３５〜−１５３６となり，上記した如く最大限とり得る
範囲２０４７〜−２０４８の多くの部分を有効に使用す
ることができる。即ち，上記（１）式に基づいて演算さ
れたシフト量に基づいて，上記抽出される抽出データｏ
を下位ビットの方向へビットシフトさせる機能を実現す
るウィンドウ回路９の構成が本発明にいうデータシフト
手段の一例である。上記したように，本実施例の制御演
算回路２０によれば，観測値ｓとその目標値ｔとの差分
ｅとゲインｇとの乗算データｅ×ｇから抽出される抽出
データｏのビット構造上の抽出位置を，ＣＰＵ１から与
えられるデータ抽出位置までのビット数ａを設定入力す
ることにより指定することができる。それにより，ＣＰ
Ｕ１から設定されたゲインｇの値や減算器５から演算さ
れた上記差分ｅの値が小さいため，得られた乗算データ
ｅ×ｇの値が小さな値であっても，上記ビット数ａの設
定の仕方によって，上記抽出データｏ（１２ビット）の
ビット構造により表現し得るデータ範囲の内，広範囲の
データを使用することができる。これによって，本実施
例装置を異なる制御対象に適用した場合であって，例え
ばゲインを小さくせざるを得ない場合にも，上記ウィン
ドウ回路９からの抽出データｏとしては，比較的広範囲
のデータを出力することが可能となり，制御性を損なう
ことがない。
【００１０】
【発明の効果】本発明によれば，制御対象について観測
された観測値と該観測値の目標値との差分と，ゲインと
の乗算データを演算し，上記乗算データのビット構造の
適宜位置から所定のビット幅のデータを抽出し，上記抽
出されたデータを上記制御対象への出力とする制御演算
回路において，上記乗算データのビット構造の中の先頭
あるいは最後から数えたデータ抽出位置までのビット数
を入力するためのビット数入力手段と，上記ビット数入
力手段から入力されたビット数に基づいて，上記抽出さ
れるデータをビットシフトさせるシフト量を演算するシ
フト量演算手段と，上記演算されたシフト量に基づい
て，上記抽出されるデータを下位ビットの方向へビット
シフトさせるデータシフト手段とを具備してなることを
特徴とする制御演算回路が提供される。それにより，制
御対象へ出力される抽出データを上記乗算データから抽
出する抽出位置が，上記乗算データの大きさに応じて入
力された上記データ抽出位置までのビット数に基づいて
演算されたシフト量により下位ビットの方向へビットシ
フトされる。その結果，上記抽出データのビット構造に
より表現し得るデータ範囲の内，広範囲のデータを使用
することができ，これによって制御性を損なうことがな
い。
された観測値と該観測値の目標値との差分と，ゲインと
の乗算データを演算し，上記乗算データのビット構造の
適宜位置から所定のビット幅のデータを抽出し，上記抽
出されたデータを上記制御対象への出力とする制御演算
回路において，上記乗算データのビット構造の中の先頭
あるいは最後から数えたデータ抽出位置までのビット数
を入力するためのビット数入力手段と，上記ビット数入
力手段から入力されたビット数に基づいて，上記抽出さ
れるデータをビットシフトさせるシフト量を演算するシ
フト量演算手段と，上記演算されたシフト量に基づい
て，上記抽出されるデータを下位ビットの方向へビット
シフトさせるデータシフト手段とを具備してなることを
特徴とする制御演算回路が提供される。それにより，制
御対象へ出力される抽出データを上記乗算データから抽
出する抽出位置が，上記乗算データの大きさに応じて入
力された上記データ抽出位置までのビット数に基づいて
演算されたシフト量により下位ビットの方向へビットシ
フトされる。その結果，上記抽出データのビット構造に
より表現し得るデータ範囲の内，広範囲のデータを使用
することができ，これによって制御性を損なうことがな
い。
【図１】 本発明の一実施例に係る制御演算回路を備え
た比例制御装置の概略構成を示すブロック構成図。
た比例制御装置の概略構成を示すブロック構成図。
【図２】 本発明の背景の一例となる従来の制御演算回
路の概略構成を示すブロック構成図。
路の概略構成を示すブロック構成図。
５…減算器 ７…乗算器 ８…レジスタ ９…ウィンドウ回路 １２…アクチュエータ（制御対象） ２０，２０a …制御演算回路 ａ…データ抽出位置までのビット数 ｇ…ゲイン ｏ…抽出データ ｓ…観測値 ｔ…目標値
Claims (1)
- 【請求項１】 制御対象について観測された観測値と該
観測値の目標値との差分と，ゲインとの乗算データを演
算し，上記乗算データのビット構造の適宜位置から所定
のビット幅のデータを抽出し，上記抽出されたデータを
上記制御対象への出力とする制御演算回路において，上
記乗算データのビット構造の中の先頭あるいは最後から
数えたデータ抽出位置までのビット数を入力するための
ビット数入力手段と，上記ビット数入力手段から入力さ
れたビット数に基づいて，上記抽出されるデータをビッ
トシフトさせるシフト量を演算するシフト量演算手段
と，上記演算されたシフト量に基づいて，上記抽出され
るデータを下位ビットの方向へビットシフトさせるデー
タシフト手段とを具備してなることを特徴とする制御演
算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11253992A JPH05307401A (ja) | 1992-05-01 | 1992-05-01 | 制御演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11253992A JPH05307401A (ja) | 1992-05-01 | 1992-05-01 | 制御演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05307401A true JPH05307401A (ja) | 1993-11-19 |
Family
ID=14589182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11253992A Pending JPH05307401A (ja) | 1992-05-01 | 1992-05-01 | 制御演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05307401A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017049637A (ja) * | 2015-08-31 | 2017-03-09 | シャープ株式会社 | 制御装置 |
-
1992
- 1992-05-01 JP JP11253992A patent/JPH05307401A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017049637A (ja) * | 2015-08-31 | 2017-03-09 | シャープ株式会社 | 制御装置 |
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