JPH05304608A - ジグザグスキャン制御回路 - Google Patents
ジグザグスキャン制御回路Info
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- JPH05304608A JPH05304608A JP4647392A JP4647392A JPH05304608A JP H05304608 A JPH05304608 A JP H05304608A JP 4647392 A JP4647392 A JP 4647392A JP 4647392 A JP4647392 A JP 4647392A JP H05304608 A JPH05304608 A JP H05304608A
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
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Abstract
(57)【要約】
【目的】画像信号帯域圧縮装置におけるメモリの８×８
ブロック内の全アドレスをＲＯＭに格納することなくＬ
ＳＩ化を実現し、データ量を少なくして回路規模の小さ
いジグザグスキャン制御回路を提供することにある。 【構成】データ（係数）を記憶するメモリ７のアドレス
を指定するジグザグスキャン制御回路１は、クロックを
計数するアドレスカウンタ２と、第１および第２の反転
器３および５と、これら第１および第２の反転器３およ
び５間に接続されたアドレス設定部４と、アドレスカウ
ンタ２の出力および第２の反転器５の出力を加算する加
算器６とを有する。これにより、メモリ７に対して２つ
のアドレスを出力することにより、列方向および行方向
のジグザグスキャンを実現する。
ブロック内の全アドレスをＲＯＭに格納することなくＬ
ＳＩ化を実現し、データ量を少なくして回路規模の小さ
いジグザグスキャン制御回路を提供することにある。 【構成】データ（係数）を記憶するメモリ７のアドレス
を指定するジグザグスキャン制御回路１は、クロックを
計数するアドレスカウンタ２と、第１および第２の反転
器３および５と、これら第１および第２の反転器３およ
び５間に接続されたアドレス設定部４と、アドレスカウ
ンタ２の出力および第２の反転器５の出力を加算する加
算器６とを有する。これにより、メモリ７に対して２つ
のアドレスを出力することにより、列方向および行方向
のジグザグスキャンを実現する。
Description
【０００１】
【産業上の利用分野】本発明は画像信号帯域圧縮装置で
用いられるジグザグスキャン制御回路に関する。
用いられるジグザグスキャン制御回路に関する。
【０００２】
【従来の技術】一般に、画像信号帯域圧縮装置において
は、伝送する情報量を減少するため様々な処理を行って
いる。例えば、ＤＣＴ処理では８×８のブロックサイズ
で演算を行い、得られた係数を伝送する。その時、通常
は入力された順に全係数を出力するが、伝送する情報量
が限られている場合や、全て伝送しなくても受信側で再
生できる場合には、有意な係数のみを伝送して伝送量を
制御することがある。これは、画像信号に対してＤＣＴ
処理を行うと、ブロックの左上方に有意な係数が集中す
ることを利用したものである。
は、伝送する情報量を減少するため様々な処理を行って
いる。例えば、ＤＣＴ処理では８×８のブロックサイズ
で演算を行い、得られた係数を伝送する。その時、通常
は入力された順に全係数を出力するが、伝送する情報量
が限られている場合や、全て伝送しなくても受信側で再
生できる場合には、有意な係数のみを伝送して伝送量を
制御することがある。これは、画像信号に対してＤＣＴ
処理を行うと、ブロックの左上方に有意な係数が集中す
ることを利用したものである。
【０００３】図４（ａ）〜（ｃ）はそれぞれ従来の一例
を説明するための回路各部の動作説明図である。図４
（ａ）に示すように、ここではメモリ内アドレス配置を
表わし、０から６３番地を意味している。次に、図４
（ｂ）に示すように、ここでは列方向ジグザグスキャン
を表わす。また、図４（ｃ）に示すように、ここでは行
方向ジグザグスキャンを表わしている。かかる図４
（ｂ）に示すように、左上方よりジグザグに進むことは
一般にジグザグスキャンと呼ばれている。
を説明するための回路各部の動作説明図である。図４
（ａ）に示すように、ここではメモリ内アドレス配置を
表わし、０から６３番地を意味している。次に、図４
（ｂ）に示すように、ここでは列方向ジグザグスキャン
を表わす。また、図４（ｃ）に示すように、ここでは行
方向ジグザグスキャンを表わしている。かかる図４
（ｂ）に示すように、左上方よりジグザグに進むことは
一般にジグザグスキャンと呼ばれている。
【０００４】図５は従来の一例を示すジグザグスキャン
制御回路のブロック図である。図５に示すように、従来
のジグザグスキャン制御回路１ａは一例として８×８の
ブロックサイズを用いて説明を行うが、ここではデータ
（係数）を記憶するメモリ３に接続した状態を示し、ア
ドレスカウンタ２とＲＯＭ（リードオンリメモリ）１１
とで構成されている。このアドレスカウンタ２はクロッ
クによってカウントを行い、前述した図４（ａ）のよう
な０〜６３番地までのアドレス５１を生成し、メモリ３
とＲＯＭ１１のアドレスとして供給する。一方、メモリ
３はライトデータをアドレス５１に基ずき、０〜６３番
地まで順に書込んで行く。また、リードデータの出力は
ＲＯＭ１１から生成される読み出しアドレス５２によっ
て行われる。この時、前述した図４（ｂ）の列方向ジグ
ザグスキャンでは、０，１，８，１６，９番地と矢印の
順にアドレスが移動する。更に、図４（ｃ）の行方向ジ
グザグスキャンでは、０，８，１，２，９番地と順にア
ドレスが移動する。このように、列，行どちらのジグザ
グスキャンにするかは、ＲＯＭ１１の内容を変更するこ
とにより対応することができる。
制御回路のブロック図である。図５に示すように、従来
のジグザグスキャン制御回路１ａは一例として８×８の
ブロックサイズを用いて説明を行うが、ここではデータ
（係数）を記憶するメモリ３に接続した状態を示し、ア
ドレスカウンタ２とＲＯＭ（リードオンリメモリ）１１
とで構成されている。このアドレスカウンタ２はクロッ
クによってカウントを行い、前述した図４（ａ）のよう
な０〜６３番地までのアドレス５１を生成し、メモリ３
とＲＯＭ１１のアドレスとして供給する。一方、メモリ
３はライトデータをアドレス５１に基ずき、０〜６３番
地まで順に書込んで行く。また、リードデータの出力は
ＲＯＭ１１から生成される読み出しアドレス５２によっ
て行われる。この時、前述した図４（ｂ）の列方向ジグ
ザグスキャンでは、０，１，８，１６，９番地と矢印の
順にアドレスが移動する。更に、図４（ｃ）の行方向ジ
グザグスキャンでは、０，８，１，２，９番地と順にア
ドレスが移動する。このように、列，行どちらのジグザ
グスキャンにするかは、ＲＯＭ１１の内容を変更するこ
とにより対応することができる。
【０００５】
【発明が解決しようとする課題】上述した従来のジグザ
グスキャン制御回路は、一般のディスクリート回路で構
成する場合には適しているが、近年の画像信号帯域圧縮
装置に必須のＬＳＩ化を実現しようとすると、８×８ブ
ロック内の全アドレスをＲＯＭに格納しなければなら
ず、ＬＳＩ内のセル数が増加するため、ＬＳＩ化には適
さないという欠点である。また、一般に入手しやすいＬ
ＳＩとしてゲートアレイやスタンダードセルがあるが、
この場合にはユーザが使用できるＲＯＭの容量の下限が
決められており、しかも６４ワード以上の大きいものに
なるため、無駄なセル数が増加し、やはりＬＳＩ化には
適さないという欠点がある。
グスキャン制御回路は、一般のディスクリート回路で構
成する場合には適しているが、近年の画像信号帯域圧縮
装置に必須のＬＳＩ化を実現しようとすると、８×８ブ
ロック内の全アドレスをＲＯＭに格納しなければなら
ず、ＬＳＩ内のセル数が増加するため、ＬＳＩ化には適
さないという欠点である。また、一般に入手しやすいＬ
ＳＩとしてゲートアレイやスタンダードセルがあるが、
この場合にはユーザが使用できるＲＯＭの容量の下限が
決められており、しかも６４ワード以上の大きいものに
なるため、無駄なセル数が増加し、やはりＬＳＩ化には
適さないという欠点がある。
【０００６】本発明の目的は、かかるＬＳＩ化に適し且
つコンパクトに形成することのできるジグザグスキャン
制御回路を提供することにある。
つコンパクトに形成することのできるジグザグスキャン
制御回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明のジグザグスキャ
ン制御回路は、ｍ×ｎブロック内データをジグザグにス
キャンする回路において、クロックにより第一のアドレ
スを発生するアドレスカウンタと、前記アドレスカウン
タの出力のＭＳＢでそれ以外の前記アドレスカウンタの
出力の反転あるいは非反転を行う第一の反転器と、前記
第一の反転器からの出力で所望のアドレスの差分を設定
するアドレス設定部と、前記アドレス設定部の出力を前
記アドレスカウンタのＭＳＢで反転あるいは非反転を行
う第二の反転器と、前記第二の反転器の出力および前記
アドレスカウンタの出力を加算し第二のアドレスを生成
する加算器とを有して構成される。
ン制御回路は、ｍ×ｎブロック内データをジグザグにス
キャンする回路において、クロックにより第一のアドレ
スを発生するアドレスカウンタと、前記アドレスカウン
タの出力のＭＳＢでそれ以外の前記アドレスカウンタの
出力の反転あるいは非反転を行う第一の反転器と、前記
第一の反転器からの出力で所望のアドレスの差分を設定
するアドレス設定部と、前記アドレス設定部の出力を前
記アドレスカウンタのＭＳＢで反転あるいは非反転を行
う第二の反転器と、前記第二の反転器の出力および前記
アドレスカウンタの出力を加算し第二のアドレスを生成
する加算器とを有して構成される。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示すジグザグス
キャン制御回路のブロック図である。図１に示すよう
に、本実施例は説明の都合上データ（係数）を記憶する
メモリ７も示している。本実施例のジグザグスキャン制
御回路１は、アドレスカウンタ２と、第１および第２の
反転器３，５と、アドレス設定部４および加算器６とか
ら構成されている。ここでは、一例として８×８のブロ
ックサイズ、列方向ジグザグスキャンについて説明する
が、アドレスカウンタ２は一般のカウンタで構成される
６ビットカウンタである。まず、アドレスカウンタ２は
クロックによってカウントを行い、カウンタ出力５１と
してメモリ７および加算器６に全６ビットを出力する。
また、第１の反転器３はカウンタ出力５１のうちＭＳＢ
５４を除く５ビットを入力して反転出力５５をアドレス
設定部４に送出する。尚、カウンタ出力５１のＭＳＢ５
４は第１，第２の反転器３，５と加算器６に供給され
る。この第１の反転器３は排他的論理和ゲート（ＥＸ−
ＯＲ）で構成され、入力された５ビットをＭＳＢ５４が
ロウ（Ｌ）の時にスルーして、またハイ（Ｈ）の時に反
転した出力５５をアドレス設定部４に供給する。すなわ
ち、ＭＳＢ５４がハイ（アドレス３２以上）になると、
入力された５ビットは反転されて出力５５は３１，３
０，２９，…１，０と逆に進むことになる。ここで、ア
ドレス設定部４について図２を参照して説明する。
て説明する。図１は本発明の一実施例を示すジグザグス
キャン制御回路のブロック図である。図１に示すよう
に、本実施例は説明の都合上データ（係数）を記憶する
メモリ７も示している。本実施例のジグザグスキャン制
御回路１は、アドレスカウンタ２と、第１および第２の
反転器３，５と、アドレス設定部４および加算器６とか
ら構成されている。ここでは、一例として８×８のブロ
ックサイズ、列方向ジグザグスキャンについて説明する
が、アドレスカウンタ２は一般のカウンタで構成される
６ビットカウンタである。まず、アドレスカウンタ２は
クロックによってカウントを行い、カウンタ出力５１と
してメモリ７および加算器６に全６ビットを出力する。
また、第１の反転器３はカウンタ出力５１のうちＭＳＢ
５４を除く５ビットを入力して反転出力５５をアドレス
設定部４に送出する。尚、カウンタ出力５１のＭＳＢ５
４は第１，第２の反転器３，５と加算器６に供給され
る。この第１の反転器３は排他的論理和ゲート（ＥＸ−
ＯＲ）で構成され、入力された５ビットをＭＳＢ５４が
ロウ（Ｌ）の時にスルーして、またハイ（Ｈ）の時に反
転した出力５５をアドレス設定部４に供給する。すなわ
ち、ＭＳＢ５４がハイ（アドレス３２以上）になると、
入力された５ビットは反転されて出力５５は３１，３
０，２９，…１，０と逆に進むことになる。ここで、ア
ドレス設定部４について図２を参照して説明する。
【０００９】図２は図１に示すアドレス設定部の回路図
であり、図３（ａ）〜（ｆ）はそれぞれ図１における回
路動作を説明するための各部の動作説明図である。図２
に示すように、このアドレス設定部４はデコーダ回路８
と、選択器９ａ〜９ｄと、ＯＲ回路１０ａ〜１０ｅとで
構成されている。まず、入力信号５５を構成する５ビッ
トは上位２ビット信号５８と下位３ビット信号５９に分
割され、上位２ビット信号５８はデコーダ回路８に入力
され、下位３ビット信号５９は選択器９ａ〜９ｄの選択
信号として各々入力される。このデコーダ回路８は与え
られた上位２ビット信号５８をデコードし、選択器９ａ
〜９ｄへのイネーブル信号６０〜６３を生成する。要す
るに、上位２ビット信号５８が、 ００の時：イネーブル信号６３出力（選択器９ａを選
択） ０１の時：イネーブル信号６２出力（選択器９ｂを選
択） １０の時：イネーブル信号６１出力（選択器９ｃを選
択） １１の時：イネーブル信号６０出力（選択器９ｄを選
択） として各々出力する。次に、選択器９ａはイネーブル信
号６３で選択されている間、下位３ビット信号５９によ
り８種類の５ビットデータｍ１を各々選択し、信号６４
〜６８としてＯＲ回路１０ａ〜１０ｅに出力する。逆
に、このイネーブル信号６３で選択されていない時は各
出力６４〜６８はローレベルとなる。
であり、図３（ａ）〜（ｆ）はそれぞれ図１における回
路動作を説明するための各部の動作説明図である。図２
に示すように、このアドレス設定部４はデコーダ回路８
と、選択器９ａ〜９ｄと、ＯＲ回路１０ａ〜１０ｅとで
構成されている。まず、入力信号５５を構成する５ビッ
トは上位２ビット信号５８と下位３ビット信号５９に分
割され、上位２ビット信号５８はデコーダ回路８に入力
され、下位３ビット信号５９は選択器９ａ〜９ｄの選択
信号として各々入力される。このデコーダ回路８は与え
られた上位２ビット信号５８をデコードし、選択器９ａ
〜９ｄへのイネーブル信号６０〜６３を生成する。要す
るに、上位２ビット信号５８が、 ００の時：イネーブル信号６３出力（選択器９ａを選
択） ０１の時：イネーブル信号６２出力（選択器９ｂを選
択） １０の時：イネーブル信号６１出力（選択器９ｃを選
択） １１の時：イネーブル信号６０出力（選択器９ｄを選
択） として各々出力する。次に、選択器９ａはイネーブル信
号６３で選択されている間、下位３ビット信号５９によ
り８種類の５ビットデータｍ１を各々選択し、信号６４
〜６８としてＯＲ回路１０ａ〜１０ｅに出力する。逆
に、このイネーブル信号６３で選択されていない時は各
出力６４〜６８はローレベルとなる。
【００１０】また、他の選択器３個も同様に動作する。
すなわち、選択器９ｂはデコーダ回路８からのイネーブ
ル信号６２で選択されている間、下位３ビット５９によ
り８種類の５ビットデータｍ２を各々選択し、信号６９
〜７３としてＯＲ回路１０ａ〜１０ｅに出力する。この
イネーブル信号６２で選択されていない時、各信号出力
６９〜７３はＬとなる。更に、選択器９ｃはイネーブル
信号６１で選択されている間、下位３ビット信号５９に
より８種類の５ビットデータｍ３を各々選択し、信号７
４〜７８としてＯＲ回路１０ａ〜１０ｅに出力する。逆
に、このイネーブル信号６１で選択されていない時、各
信号出力７４〜７８はＬとなる。同様に、選択器９ｄは
イネーブル信号６０で選択されている間、下位３ビット
信号５９により８種類の５ビットデータｍ４を各々選択
し、信号７９〜８３としてＯＲ回路１０ａ〜１０ｅに出
力する。このイネーブル信号６０で選択されていない時
は、各信号出力７８〜８３がＬとなる。従って、ＯＲ回
路１０ａ〜１０ｅは４つの選択器９ａ〜９ｄの出力の各
ビット毎にＯＲ論理をとり、５ビットのデータ８４〜８
８を出力する。この５ビットのデータはまとめられ、ア
ドレス設定部４の出力５６として反転器５に供給する。
ここで、データｍ１〜ｍ４は、最終希望出力とアドレス
５１との差分を表す５ビットの値である。
すなわち、選択器９ｂはデコーダ回路８からのイネーブ
ル信号６２で選択されている間、下位３ビット５９によ
り８種類の５ビットデータｍ２を各々選択し、信号６９
〜７３としてＯＲ回路１０ａ〜１０ｅに出力する。この
イネーブル信号６２で選択されていない時、各信号出力
６９〜７３はＬとなる。更に、選択器９ｃはイネーブル
信号６１で選択されている間、下位３ビット信号５９に
より８種類の５ビットデータｍ３を各々選択し、信号７
４〜７８としてＯＲ回路１０ａ〜１０ｅに出力する。逆
に、このイネーブル信号６１で選択されていない時、各
信号出力７４〜７８はＬとなる。同様に、選択器９ｄは
イネーブル信号６０で選択されている間、下位３ビット
信号５９により８種類の５ビットデータｍ４を各々選択
し、信号７９〜８３としてＯＲ回路１０ａ〜１０ｅに出
力する。このイネーブル信号６０で選択されていない時
は、各信号出力７８〜８３がＬとなる。従って、ＯＲ回
路１０ａ〜１０ｅは４つの選択器９ａ〜９ｄの出力の各
ビット毎にＯＲ論理をとり、５ビットのデータ８４〜８
８を出力する。この５ビットのデータはまとめられ、ア
ドレス設定部４の出力５６として反転器５に供給する。
ここで、データｍ１〜ｍ４は、最終希望出力とアドレス
５１との差分を表す５ビットの値である。
【００１１】次に、図３（ａ）〜（ｆ）に示すように、
各回路の出力については以下のようになる。すなわち、
図３（ａ）に示すように、アドレスカウンタ２の出力５
１はクロックタイミングが０から６３まで順番に並ぶ。
このときの最終希望出力は図３（ｂ）のように表わせ
る。また、アドレスカウンタ２の出力５１を入力する第
１の反転器３の出力５５は図３（ｃ）のようになる。次
に、アドレス設定部４の出力５６、すなわち前述したよ
うに、最終希望出力とアドレス５１との差分を表わす５
ビットの値の関係は、図３（ｄ）に示すとおりである。
今、選択器９ａがイネーブル信号６３によって選択され
ていたとすると、８種類のデータｍ１は０，０，６，１
３，５，−３，−３，３となり、５ビットのパターン信
号出力５６として出ていく。なお、ここで用意するデー
タは３２個でよい。これは通常の１／２である。なぜな
らば、第１の反転器３の出力５５は０〜３１、３１〜０
と繰り返すからである。
各回路の出力については以下のようになる。すなわち、
図３（ａ）に示すように、アドレスカウンタ２の出力５
１はクロックタイミングが０から６３まで順番に並ぶ。
このときの最終希望出力は図３（ｂ）のように表わせ
る。また、アドレスカウンタ２の出力５１を入力する第
１の反転器３の出力５５は図３（ｃ）のようになる。次
に、アドレス設定部４の出力５６、すなわち前述したよ
うに、最終希望出力とアドレス５１との差分を表わす５
ビットの値の関係は、図３（ｄ）に示すとおりである。
今、選択器９ａがイネーブル信号６３によって選択され
ていたとすると、８種類のデータｍ１は０，０，６，１
３，５，−３，−３，３となり、５ビットのパターン信
号出力５６として出ていく。なお、ここで用意するデー
タは３２個でよい。これは通常の１／２である。なぜな
らば、第１の反転器３の出力５５は０〜３１、３１〜０
と繰り返すからである。
【００１２】また、図１における第２の反転器５は、前
述した第１の反転器３と同様に、排他的論理和（ＥＸ−
ＯＲ）で構成される。この反転器５は入力された５ビッ
トをＭＳＢ５４がＬの時にスルーで供給され、Ｈの時に
反転した出力５７を加算器６に供給する。この時の状態
は、図３（ｅ）に示すとおりである。ここでは、図３
（ｄ）に示すアドレス設定部４の出力５６の値がＭＳＢ
５４のＬ，Ｈを境に逆に繰り返され、しかも正負が反転
しているのが分かる。厳密に言うと、ここではただ反転
しているのみであり、完全に正負反転が実行されるのは
次段の加算器６で行われる。
述した第１の反転器３と同様に、排他的論理和（ＥＸ−
ＯＲ）で構成される。この反転器５は入力された５ビッ
トをＭＳＢ５４がＬの時にスルーで供給され、Ｈの時に
反転した出力５７を加算器６に供給する。この時の状態
は、図３（ｅ）に示すとおりである。ここでは、図３
（ｄ）に示すアドレス設定部４の出力５６の値がＭＳＢ
５４のＬ，Ｈを境に逆に繰り返され、しかも正負が反転
しているのが分かる。厳密に言うと、ここではただ反転
しているのみであり、完全に正負反転が実行されるのは
次段の加算器６で行われる。
【００１３】次に、加算器６は６ビットの加算器を用い
ており、アドレスカウンタ２からのアドレス信号５１と
ＭＳＢ５４および第２の反転器５からの出力信号５７と
を加算している。つまり、前段の反転器５でただ反転し
ただけのデータにＭＳＢ５４を加算することにより、完
全な正負反転が行える。また、その結果はアドレス信号
５１と加算して最終結果である加算器出力５３を得てい
る。今、一例としてアドレスカウンタ２が３１と３２の
場合を表１に示す。
ており、アドレスカウンタ２からのアドレス信号５１と
ＭＳＢ５４および第２の反転器５からの出力信号５７と
を加算している。つまり、前段の反転器５でただ反転し
ただけのデータにＭＳＢ５４を加算することにより、完
全な正負反転が行える。また、その結果はアドレス信号
５１と加算して最終結果である加算器出力５３を得てい
る。今、一例としてアドレスカウンタ２が３１と３２の
場合を表１に示す。
【００１４】
【表１】
【００１５】このようにして、図３（ｂ）の最終希望出
力と、図３（ｆ）の加算器出力５３とが同一となる。
力と、図３（ｆ）の加算器出力５３とが同一となる。
【００１６】更に、メモリ７はアドレスカウンタ２から
のアドレス信号５１で０〜６３番地までライトデータを
書込む一方、加算器６からの出力信号５３に従って０，
１，８，１６，９・・・・と読み出し、リードデータと
して出力する。これによって、列方向ジグザグスキャン
が実現される。
のアドレス信号５１で０〜６３番地までライトデータを
書込む一方、加算器６からの出力信号５３に従って０，
１，８，１６，９・・・・と読み出し、リードデータと
して出力する。これによって、列方向ジグザグスキャン
が実現される。
【００１７】要するに、以上は列方向ジグザグスキャン
について説明したが、アドレス設定部４のデータｍ１〜
ｍ４を変更すれば、行方向ジグザグスキャンも容易に実
現できる。また、ＩＤＣＴ処理において、入力でジグザ
グスキャンから通常の列，行スキャンへの変更も同様に
アドレス設定部４のデータｍ１〜ｍ４を変更すれば実現
できる。さらに、ブロックサイズについても８×８だけ
でなく、アドレス設定部４の各回路を追加変更すればｍ
×ｎの任意のサイズに対応することができる。
について説明したが、アドレス設定部４のデータｍ１〜
ｍ４を変更すれば、行方向ジグザグスキャンも容易に実
現できる。また、ＩＤＣＴ処理において、入力でジグザ
グスキャンから通常の列，行スキャンへの変更も同様に
アドレス設定部４のデータｍ１〜ｍ４を変更すれば実現
できる。さらに、ブロックサイズについても８×８だけ
でなく、アドレス設定部４の各回路を追加変更すればｍ
×ｎの任意のサイズに対応することができる。
【００１８】
【発明の効果】以上説明したように、本発明のジグザク
スキャン制御回路は、ＬＳＩ化の際ＲＯＭを使用せずに
全て一般のランダム回路で構成するため最小のセル数で
実現できる。また、本発明はランダム回路に置き換える
際、データ量が従来の１／２で良いため回路を削減でき
る。既存のゲートアレイにおいて、ＲＯＭを使用した場
合と比較すると、１０４０セル対４９６セルと約１／２
の削減が可能である。従って、本発明のジグザスクシャ
ン制御回路は、ＬＳＩ化に最適でコンパクト化できると
いう効果がある。
スキャン制御回路は、ＬＳＩ化の際ＲＯＭを使用せずに
全て一般のランダム回路で構成するため最小のセル数で
実現できる。また、本発明はランダム回路に置き換える
際、データ量が従来の１／２で良いため回路を削減でき
る。既存のゲートアレイにおいて、ＲＯＭを使用した場
合と比較すると、１０４０セル対４９６セルと約１／２
の削減が可能である。従って、本発明のジグザスクシャ
ン制御回路は、ＬＳＩ化に最適でコンパクト化できると
いう効果がある。
【図１】本発明の一実施例を示すジグザグスキャン制御
回路のブロック図である。
回路のブロック図である。
【図２】図１に示すアドレス設定部の回路図である。
【図３】図１における回路動作を説明するための各部の
動作説明図である。
動作説明図である。
【図４】従来の一例を説明するための回路各部の動作説
明図である。
明図である。
【図５】従来の一例を示すジグザグスキャン制御回路の
ブロック図である。
ブロック図である。
１ ジグザグスキャン制御回路 ２ アドレスカウンタ ３，５ 反転器 ４ アドレス設定部 ６ 加算器 ８ デコーダ回路 ９ａ〜９ｄ 選択器 １０ａ〜１０ｅ ＯＲ回路
Claims (1)
- 【請求項１】 ｍ×ｎブロック内データをジグザグにス
キャンする回路において、クロックにより第一のアドレ
スを発生するアドレスカウンタと、前記アドレスカウン
タの出力のＭＳＢでそれ以外の前記アドレスカウンタの
出力の反転あるいは非反転を行う第一の反転器と、前記
第一の反転器からの出力で所望のアドレスの差分を設定
するアドレス設定部と、前記アドレス設定部の出力を前
記アドレスカウンタのＭＳＢで反転あるいは非反転を行
う第二の反転器と、前記第二の反転器の出力および前記
アドレスカウンタの出力を加算し第二のアドレスを生成
する加算器とを有することを特徴とするジグザグスキャ
ン制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4647392A JPH05304608A (ja) | 1992-03-04 | 1992-03-04 | ジグザグスキャン制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4647392A JPH05304608A (ja) | 1992-03-04 | 1992-03-04 | ジグザグスキャン制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304608A true JPH05304608A (ja) | 1993-11-16 |
Family
ID=12748163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4647392A Withdrawn JPH05304608A (ja) | 1992-03-04 | 1992-03-04 | ジグザグスキャン制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05304608A (ja) |
-
1992
- 1992-03-04 JP JP4647392A patent/JPH05304608A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |