JPH10224228A - 復号化装置 - Google Patents
復号化装置Info
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- JPH10224228A JPH10224228A JP2468297A JP2468297A JPH10224228A JP H10224228 A JPH10224228 A JP H10224228A JP 2468297 A JP2468297 A JP 2468297A JP 2468297 A JP2468297 A JP 2468297A JP H10224228 A JPH10224228 A JP H10224228A
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Abstract
(57)【要約】
【課題】 可変長符号の符号語が後続の固定長符号の符
号長を指定する規則を持つ符号を復号するための、高速
な復号化装置を提供する。 【解決手段】 Ｎビットのパラレル入力データＤＩＮと
して順次受け取る符号を復号するための復号化装置であ
って、可変長符号の符号長ＶＣＬと固定長符号の符号長
ＦＣＬとを加算するための加算器２５と、該加算値ＡＤ
と可変長符号の符号長ＶＣＬとのいずれかを選択値ＳＬ
として選択するための符号長セレクタ２６と、該選択値
ＳＬに等しいシフト指定量Ｍ（Ｍ≦Ｎ）に基づき一連の
パラレル入力データＤＩＮよりなる２ＮビットをＭビッ
ト上位側へシフトし、該シフトされたデータの上位Ｎビ
ットである第１の符号Ｃ１を供給し、かつ可変長符号を
復号して符号長ＶＣＬと符号語ＶＣＷとを得るための復
号部１２と、該第１の符号Ｃ１をＶＣＬビット上位側へ
シフトして出力するための出力制御部１３Ａとを備え
る。
号長を指定する規則を持つ符号を復号するための、高速
な復号化装置を提供する。 【解決手段】 Ｎビットのパラレル入力データＤＩＮと
して順次受け取る符号を復号するための復号化装置であ
って、可変長符号の符号長ＶＣＬと固定長符号の符号長
ＦＣＬとを加算するための加算器２５と、該加算値ＡＤ
と可変長符号の符号長ＶＣＬとのいずれかを選択値ＳＬ
として選択するための符号長セレクタ２６と、該選択値
ＳＬに等しいシフト指定量Ｍ（Ｍ≦Ｎ）に基づき一連の
パラレル入力データＤＩＮよりなる２ＮビットをＭビッ
ト上位側へシフトし、該シフトされたデータの上位Ｎビ
ットである第１の符号Ｃ１を供給し、かつ可変長符号を
復号して符号長ＶＣＬと符号語ＶＣＷとを得るための復
号部１２と、該第１の符号Ｃ１をＶＣＬビット上位側へ
シフトして出力するための出力制御部１３Ａとを備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、可変長符号を含む
符号を復号するための復号化装置に関するものである。
符号を復号するための復号化装置に関するものである。
【０００２】
【従来の技術】可変長符号化は、出現確率の高いシンボ
ルに符号長の短い符号を、かつ出現確率の低いシンボル
に符号長の長い符号をそれぞれ割り当てることにより、
符号長の平均値を短くして全体的な符号発生量を低減す
る。したがって、可変長符号はシンボルによりその符号
長が異なるので、該可変長符号を復号することにより初
めてその符号長を得ることができる。
ルに符号長の短い符号を、かつ出現確率の低いシンボル
に符号長の長い符号をそれぞれ割り当てることにより、
符号長の平均値を短くして全体的な符号発生量を低減す
る。したがって、可変長符号はシンボルによりその符号
長が異なるので、該可変長符号を復号することにより初
めてその符号長を得ることができる。
【０００３】米国特許第５，１７３，６９５号には、可
変長符号化されたビットストリームを復号するための復
号器が開示されている。該復号器は、可変長符号の最大
符号長に等しいビット幅のパラレルデータに各々変換さ
れた入力データを順次記憶するためのカスケード接続さ
れた第１及び第２の記憶手段と、該記憶手段から出力さ
れたパラレルデータを所望のビット数だけ順次シフトさ
せるためのシフタと、該出力されたパラレルデータの上
位側から可変長符号の符号長に等しいビット数だけ抽出
される該可変長符号の符号語を順次復号するためのルッ
クアップテーブルメモリ手段と、該可変長符号の符号長
に等しい所望のビット数をシフタに供給し、かつ該ビッ
ト数を順次累算した値が第１の記憶手段のビット幅を超
えた場合には該第１の記憶手段に記憶されたパラレルデ
ータを第２の記憶手段に転送するための読出信号を生成
するための累算器手段とを備えている。
変長符号化されたビットストリームを復号するための復
号器が開示されている。該復号器は、可変長符号の最大
符号長に等しいビット幅のパラレルデータに各々変換さ
れた入力データを順次記憶するためのカスケード接続さ
れた第１及び第２の記憶手段と、該記憶手段から出力さ
れたパラレルデータを所望のビット数だけ順次シフトさ
せるためのシフタと、該出力されたパラレルデータの上
位側から可変長符号の符号長に等しいビット数だけ抽出
される該可変長符号の符号語を順次復号するためのルッ
クアップテーブルメモリ手段と、該可変長符号の符号長
に等しい所望のビット数をシフタに供給し、かつ該ビッ
ト数を順次累算した値が第１の記憶手段のビット幅を超
えた場合には該第１の記憶手段に記憶されたパラレルデ
ータを第２の記憶手段に転送するための読出信号を生成
するための累算器手段とを備えている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の復号器は、例えば画像圧縮の国際標準方式であるＭ
ＰＥＧにおいて、ＤＣＴ係数のうちのＤＣ成分を符号化
した符号列を復号する際に問題を有する。該符号列は可
変長符号と後続の固定長符号とからなり、かつ該可変長
符号を復号した符号語が後続の固定長符号の符号長を指
定する規則を持つ。例として、符号語が「４」かつ符号
長が「３」である可変長符号「１１０」と、符号長が
「４」である固定長符号「１００１」とを含む１６ビッ
トよりなる符号列「１１０１００１ＸＸ…Ｘ」を復号す
る場合を説明する。ここで、Ｘは値を問わないデータと
し、復号器は１６（＝Ｎ）ビットを処理単位とする。最
初に、可変長符号「１１０」を復号して符号語「４」と
符号長「３」とを得る。２番目に、符号列「１１０１０
０１ＸＸ…Ｘ」を受け取ったシフタは、符号長「３」に
基づき該符号列を３ビットだけ上位側へシフトしたパラ
レルデータ「１００１ＸＸ…Ｘ」を供給し、かつ累算器
は符号長「３」を受け取る。３番目に、累算器は固定長
符号の符号長「４」を受け取って符号長の累算値「７」
（＝３＋４）を供給し、該累算値「７」を受け取ったシ
フタは、符号列「１１０１００１ＸＸ…Ｘ」を７ビット
だけ上位側へシフトする。該シフタは、出力が「ＸＸ…
Ｘ」となり、次の符号列の受け入れが可能な状態にな
る。また、得られた可変長符号の符号語「４」に等しい
固定長符号の符号長「４」を用いて、パラレルデータ
「１００１ＸＸ…Ｘ」から固定長符号「１００１」を得
る。上記３サイクルの過程においてシフタは２回動作す
るため、処理に必要なサイクル数が増えて高速化が妨げ
られる。また、上位詰めで得たパラレルデータ「１００
１ＸＸ…Ｘ」から固定長符号「１００１」を復号してシ
ンボルを得る際に、不要なデータ「ＸＸ…Ｘ」を切り捨
てて「１００１」を下位詰めにするためのサイクルが更
に必要となる。
来の復号器は、例えば画像圧縮の国際標準方式であるＭ
ＰＥＧにおいて、ＤＣＴ係数のうちのＤＣ成分を符号化
した符号列を復号する際に問題を有する。該符号列は可
変長符号と後続の固定長符号とからなり、かつ該可変長
符号を復号した符号語が後続の固定長符号の符号長を指
定する規則を持つ。例として、符号語が「４」かつ符号
長が「３」である可変長符号「１１０」と、符号長が
「４」である固定長符号「１００１」とを含む１６ビッ
トよりなる符号列「１１０１００１ＸＸ…Ｘ」を復号す
る場合を説明する。ここで、Ｘは値を問わないデータと
し、復号器は１６（＝Ｎ）ビットを処理単位とする。最
初に、可変長符号「１１０」を復号して符号語「４」と
符号長「３」とを得る。２番目に、符号列「１１０１０
０１ＸＸ…Ｘ」を受け取ったシフタは、符号長「３」に
基づき該符号列を３ビットだけ上位側へシフトしたパラ
レルデータ「１００１ＸＸ…Ｘ」を供給し、かつ累算器
は符号長「３」を受け取る。３番目に、累算器は固定長
符号の符号長「４」を受け取って符号長の累算値「７」
（＝３＋４）を供給し、該累算値「７」を受け取ったシ
フタは、符号列「１１０１００１ＸＸ…Ｘ」を７ビット
だけ上位側へシフトする。該シフタは、出力が「ＸＸ…
Ｘ」となり、次の符号列の受け入れが可能な状態にな
る。また、得られた可変長符号の符号語「４」に等しい
固定長符号の符号長「４」を用いて、パラレルデータ
「１００１ＸＸ…Ｘ」から固定長符号「１００１」を得
る。上記３サイクルの過程においてシフタは２回動作す
るため、処理に必要なサイクル数が増えて高速化が妨げ
られる。また、上位詰めで得たパラレルデータ「１００
１ＸＸ…Ｘ」から固定長符号「１００１」を復号してシ
ンボルを得る際に、不要なデータ「ＸＸ…Ｘ」を切り捨
てて「１００１」を下位詰めにするためのサイクルが更
に必要となる。
【０００５】本発明は、上記従来の問題点に鑑み、より
少ないサイクル数で可変長符号と固定長符号とを復号で
きる復号化装置を提供することを目的とする。
少ないサイクル数で可変長符号と固定長符号とを復号で
きる復号化装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに本発明が講じた解決手段は、Ｎビットのパラレル入
力データとして供給され、かつ可変長符号の符号語が後
続の固定長符号の符号長を指定する規則を持つ符号を復
号するための復号化装置を、可変長符号の符号長と固定
長符号の符号長とを加算した値を供給するための符号長
加算手段と、該加算値と可変長符号の符号長とのいずれ
かより選択した値を供給するための符号長選択手段と、
該選択値に等しいシフト指定量Ｍ（Ｍ≦Ｎ）に基づい
て、一連のパラレル入力データを連結した２Ｎビットよ
りなるパラレルデータをＭビットだけ上位側へシフト
し、かつシフトされたパラレルデータの上位Ｎビットよ
りなる符号を供給するための復号手段とを備えた構成と
したものである。
めに本発明が講じた解決手段は、Ｎビットのパラレル入
力データとして供給され、かつ可変長符号の符号語が後
続の固定長符号の符号長を指定する規則を持つ符号を復
号するための復号化装置を、可変長符号の符号長と固定
長符号の符号長とを加算した値を供給するための符号長
加算手段と、該加算値と可変長符号の符号長とのいずれ
かより選択した値を供給するための符号長選択手段と、
該選択値に等しいシフト指定量Ｍ（Ｍ≦Ｎ）に基づい
て、一連のパラレル入力データを連結した２Ｎビットよ
りなるパラレルデータをＭビットだけ上位側へシフト
し、かつシフトされたパラレルデータの上位Ｎビットよ
りなる符号を供給するための復号手段とを備えた構成と
したものである。
【０００７】上記の構成により、Ｎビットのパラレル入
力データとして供給される符号から可変長符号の符号語
と固定長符号の符号語とを順次得た後に、該パラレル入
力データを連結した２Ｎビットのうち上位Ｎビットより
なる符号を、可変長符号の符号長と固定長符号の符号長
とを加算した値に等しいビット数だけ上位側へシフトす
る。このことにより復号手段は、１回のシフト動作によ
って次の符号列の受け入れを可能な状態にすることがで
きる。
力データとして供給される符号から可変長符号の符号語
と固定長符号の符号語とを順次得た後に、該パラレル入
力データを連結した２Ｎビットのうち上位Ｎビットより
なる符号を、可変長符号の符号長と固定長符号の符号長
とを加算した値に等しいビット数だけ上位側へシフトす
る。このことにより復号手段は、１回のシフト動作によ
って次の符号列の受け入れを可能な状態にすることがで
きる。
【０００８】
（第１の実施形態）本発明に係る復号化装置の第１の実
施形態を、図１及び図３（ａ）を参照しながら説明す
る。図１は、本発明の第１の実施形態に係る復号化装置
の構成図である。図１の復号化装置は、第１のメモリ１
１、復号部１２、出力制御部１３Ａ、第２のメモリ１
４、加算器２５及び符号長セレクタ２６から構成され
る。
施形態を、図１及び図３（ａ）を参照しながら説明す
る。図１は、本発明の第１の実施形態に係る復号化装置
の構成図である。図１の復号化装置は、第１のメモリ１
１、復号部１２、出力制御部１３Ａ、第２のメモリ１
４、加算器２５及び符号長セレクタ２６から構成され
る。
【０００９】第１のメモリ１１は、予め格納されている
符号列から１６（＝Ｎ）ビットよりなるパラレル入力デ
ータＤＩＮを、読出信号Ｒにより順次供給するためのメ
モリ手段である。復号部１２は、第１のレジスタ２１、
第２のレジスタ２２、上位詰めシフタ２３、可変長符号
復号器２４及びシフタ制御器２７により構成される。第
１のレジスタ２１は、受け取って記憶したパラレル入力
データＤＩＮを、上位詰めシフタ２３又は第２のレジス
タ２２に、読出信号Ｒに応じて供給するための記憶手段
である。第２のレジスタ２２は、第１のレジスタ２１か
ら受け取って記憶したパラレルデータを上位詰めシフタ
２３に供給するための記憶手段である。上位詰めシフタ
２３は、第１及び第２のレジスタから各々受け取った第
１の入力データＤ１と第２の入力データＤ２とを連結し
て生成した３２（＝２Ｎ）ビットよりなるパラレルデー
タを、受け取ったシフト指定量Ｍに応じてＭビットだけ
上位側へシフトしたパラレルデータのうち上位１６（＝
Ｎ）ビットよりなる第１の符号Ｃ１を供給するための、
上位詰めシフト手段である。可変長符号復号器２４は、
受け取った第１の符号Ｃ１に含まれる可変長符号を復号
して得た該可変長符号の符号長ＶＣＬと符号語ＶＣＷと
を供給するための復号器である。加算器２５は、それぞ
れ受け取った、可変長符号の符号長ＶＣＬと、該可変長
符号の符号語ＶＣＷに等しい固定長符号の符号長ＦＣＬ
とを加算して加算値ＡＤを供給するための符号長加算手
段である。符号長セレクタ２６は、それぞれ受け取った
加算値ＡＤと可変長符号の符号長ＶＣＬとのいずれかを
選択して選択値ＳＬを供給するための符号長選択手段で
ある。シフタ制御器２７は、受け取った選択値ＳＬを累
算してシフト指定量Ｍを供給し、かつＭ（累算値）が１
６（＝Ｎ）を超えた場合には読出信号Ｒを供給し、その
過剰分を新たな累算値とするためのシフタ制御手段であ
る。出力制御部１３Ａは、受け取った可変長符号の符号
長ＶＣＬに基づいて、受け取った第１の符号をＶＣＬビ
ットだけ上位側へシフトしたＮビットよりなるパラレル
出力データＤＯＵＴを出力するための出力制御手段であ
る。第２のメモリ１４は、受け取ったパラレル出力デー
タＤＯＵＴを記憶するための記憶手段である。
符号列から１６（＝Ｎ）ビットよりなるパラレル入力デ
ータＤＩＮを、読出信号Ｒにより順次供給するためのメ
モリ手段である。復号部１２は、第１のレジスタ２１、
第２のレジスタ２２、上位詰めシフタ２３、可変長符号
復号器２４及びシフタ制御器２７により構成される。第
１のレジスタ２１は、受け取って記憶したパラレル入力
データＤＩＮを、上位詰めシフタ２３又は第２のレジス
タ２２に、読出信号Ｒに応じて供給するための記憶手段
である。第２のレジスタ２２は、第１のレジスタ２１か
ら受け取って記憶したパラレルデータを上位詰めシフタ
２３に供給するための記憶手段である。上位詰めシフタ
２３は、第１及び第２のレジスタから各々受け取った第
１の入力データＤ１と第２の入力データＤ２とを連結し
て生成した３２（＝２Ｎ）ビットよりなるパラレルデー
タを、受け取ったシフト指定量Ｍに応じてＭビットだけ
上位側へシフトしたパラレルデータのうち上位１６（＝
Ｎ）ビットよりなる第１の符号Ｃ１を供給するための、
上位詰めシフト手段である。可変長符号復号器２４は、
受け取った第１の符号Ｃ１に含まれる可変長符号を復号
して得た該可変長符号の符号長ＶＣＬと符号語ＶＣＷと
を供給するための復号器である。加算器２５は、それぞ
れ受け取った、可変長符号の符号長ＶＣＬと、該可変長
符号の符号語ＶＣＷに等しい固定長符号の符号長ＦＣＬ
とを加算して加算値ＡＤを供給するための符号長加算手
段である。符号長セレクタ２６は、それぞれ受け取った
加算値ＡＤと可変長符号の符号長ＶＣＬとのいずれかを
選択して選択値ＳＬを供給するための符号長選択手段で
ある。シフタ制御器２７は、受け取った選択値ＳＬを累
算してシフト指定量Ｍを供給し、かつＭ（累算値）が１
６（＝Ｎ）を超えた場合には読出信号Ｒを供給し、その
過剰分を新たな累算値とするためのシフタ制御手段であ
る。出力制御部１３Ａは、受け取った可変長符号の符号
長ＶＣＬに基づいて、受け取った第１の符号をＶＣＬビ
ットだけ上位側へシフトしたＮビットよりなるパラレル
出力データＤＯＵＴを出力するための出力制御手段であ
る。第２のメモリ１４は、受け取ったパラレル出力デー
タＤＯＵＴを記憶するための記憶手段である。
【００１０】図１の復号化装置の動作について、図３
（ａ）を参照しながら説明する。従来技術の例と同様の
場合を説明する。シフト指定量Ｍの初期値をＭ＝０とす
る。
（ａ）を参照しながら説明する。従来技術の例と同様の
場合を説明する。シフト指定量Ｍの初期値をＭ＝０とす
る。
【００１１】図３（ａ）に示すシフトの１サイクル目に
おいて、読出信号Ｒを受け取った第１のメモリ１１は、
１６ビットの符号列「１１０１００１ＸＸ…Ｘ」よりな
るパラレル入力データＤＩＮを第１のレジスタ２１に供
給する。読出信号Ｒを受け取った第１のレジスタ２１
は、記憶している符号列を第２のレジスタ２２に供給
し、更に第１のメモリ１１から次のパラレル入力データ
ＤＩＮを受け取る。上位詰めシフタ２３は、第１の入力
データＤ１と第２の入力データＤ２とを連結した３２ビ
ットよりなるパラレルデータのうち上位１６ビットであ
る、第２のレジスタ２２に記憶されたパラレルデータ
「１１０１００１ＸＸ…Ｘ」を受け取る。更に上位詰め
シフタ２３は、シフト指定量Ｍが初期値「０」であるか
ら該受け取ったパラレルデータをシフトせず、パラレル
データ「１１０１００１ＸＸ…Ｘ」よりなる第１の符号
Ｃ１を供給する。可変長符号復号器２４は、該第１の符
号Ｃ１に含まれる可変長符号「１１０」を復号して、得
られた符号長「３」と符号語「４」とを供給する。出力
制御部１３Ａは、可変長符号の符号長ＶＣＬの値「３」
に基づき、受け取った第１の符号Ｃ１を３ビットだけ上
位側へシフトしてパラレルデータ「１００１ＸＸ…Ｘ」
を得、更に固定長符号の符号長ＦＣＬの値「４」に基づ
き、第２のメモリ１４に固定長符号「１００１」を書き
込む。加算器２５は、可変長符号の符号長ＶＣＬの値
「３」と、可変長符号の符号語ＶＣＷである「４」が指
定した固定長符号の符号長ＦＣＬの値「４」とを加算
し、該加算値ＡＤである「７」を供給する。符号長セレ
クタ２６は、加算値ＡＤである「７」を選択してシフタ
制御器２７に供給する。
おいて、読出信号Ｒを受け取った第１のメモリ１１は、
１６ビットの符号列「１１０１００１ＸＸ…Ｘ」よりな
るパラレル入力データＤＩＮを第１のレジスタ２１に供
給する。読出信号Ｒを受け取った第１のレジスタ２１
は、記憶している符号列を第２のレジスタ２２に供給
し、更に第１のメモリ１１から次のパラレル入力データ
ＤＩＮを受け取る。上位詰めシフタ２３は、第１の入力
データＤ１と第２の入力データＤ２とを連結した３２ビ
ットよりなるパラレルデータのうち上位１６ビットであ
る、第２のレジスタ２２に記憶されたパラレルデータ
「１１０１００１ＸＸ…Ｘ」を受け取る。更に上位詰め
シフタ２３は、シフト指定量Ｍが初期値「０」であるか
ら該受け取ったパラレルデータをシフトせず、パラレル
データ「１１０１００１ＸＸ…Ｘ」よりなる第１の符号
Ｃ１を供給する。可変長符号復号器２４は、該第１の符
号Ｃ１に含まれる可変長符号「１１０」を復号して、得
られた符号長「３」と符号語「４」とを供給する。出力
制御部１３Ａは、可変長符号の符号長ＶＣＬの値「３」
に基づき、受け取った第１の符号Ｃ１を３ビットだけ上
位側へシフトしてパラレルデータ「１００１ＸＸ…Ｘ」
を得、更に固定長符号の符号長ＦＣＬの値「４」に基づ
き、第２のメモリ１４に固定長符号「１００１」を書き
込む。加算器２５は、可変長符号の符号長ＶＣＬの値
「３」と、可変長符号の符号語ＶＣＷである「４」が指
定した固定長符号の符号長ＦＣＬの値「４」とを加算
し、該加算値ＡＤである「７」を供給する。符号長セレ
クタ２６は、加算値ＡＤである「７」を選択してシフタ
制御器２７に供給する。
【００１２】図３（ａ）に示すシフトの２サイクル目に
おいて、シフタ制御器２７は、加算値ＡＤに等しいシフ
ト指定量Ｍである「７」を上位詰めシフタ２３に供給す
る。上位詰めシフタ２３は、該シフト指定量Ｍに基づい
て、パラレルデータ「１１０１００１ＸＸ…Ｘ」を７ビ
ット上位側へシフトする。このことにより、上位詰めシ
フタ２３の出力は「ＸＸ…Ｘ」となり、次の符号列の受
け入れが可能な状態になる。
おいて、シフタ制御器２７は、加算値ＡＤに等しいシフ
ト指定量Ｍである「７」を上位詰めシフタ２３に供給す
る。上位詰めシフタ２３は、該シフト指定量Ｍに基づい
て、パラレルデータ「１１０１００１ＸＸ…Ｘ」を７ビ
ット上位側へシフトする。このことにより、上位詰めシ
フタ２３の出力は「ＸＸ…Ｘ」となり、次の符号列の受
け入れが可能な状態になる。
【００１３】以上説明したように、第１の実施形態によ
れば、上位詰めシフタ２３が１回動作するだけで、復号
化装置は次の符号列の受け入れが可能な状態になるた
め、処理に必要なサイクル数を削減して高速化を図るこ
とができる。
れば、上位詰めシフタ２３が１回動作するだけで、復号
化装置は次の符号列の受け入れが可能な状態になるた
め、処理に必要なサイクル数を削減して高速化を図るこ
とができる。
【００１４】（第２の実施形態）本発明に係る復号化装
置の第２の実施形態を、図２及び図３（ｂ）を参照しな
がら説明する。第１の実施形態と同一の構成要素には同
一の符号を付し、説明を省略する。図２は、本発明の第
２の実施形態に係る復号化装置の構成図である。図２の
復号化装置は、第１のメモリ１１、復号部１２、出力制
御部１３Ｂ、第２のメモリ１４、加算器２５、符号長セ
レクタ２６、符号セレクタ２８及び下位詰めシフタ２９
から構成される。
置の第２の実施形態を、図２及び図３（ｂ）を参照しな
がら説明する。第１の実施形態と同一の構成要素には同
一の符号を付し、説明を省略する。図２は、本発明の第
２の実施形態に係る復号化装置の構成図である。図２の
復号化装置は、第１のメモリ１１、復号部１２、出力制
御部１３Ｂ、第２のメモリ１４、加算器２５、符号長セ
レクタ２６、符号セレクタ２８及び下位詰めシフタ２９
から構成される。
【００１５】符号セレクタ２８は、それぞれ受け取った
１６（＝Ｎ）ビットよりなる第１の符号Ｃ１と第２の符
号Ｃ２とのいずれかを選択して第３の符号Ｃ３とし、該
第３の符号Ｃ３を供給するための符号選択手段である。
下位詰めシフタ２９は、受け取った固定長符号の符号長
ＦＣＬに基づいて、受け取った第３の符号Ｃ３を１６−
ＦＣＬ（Ｎ−ＦＣＬ）ビットだけ下位側へシフトして生
成した第４の符号Ｃ４を供給するための下位詰めシフト
手段である。出力制御部１３Ｂは、受け取った可変長符
号の符号長ＶＣＬに基づいて、受け取った第１の符号を
ＶＣＬビットだけ上位側へシフトした第２の符号Ｃ２を
供給し、受け取った固定長符号の符号長ＦＣＬを下位詰
めシフタ２９に供給し、受け取った第４の符号Ｃ４より
なる１６（＝Ｎ）ビットのパラレル出力データＤＯＵＴ
を出力するための出力制御手段である。
１６（＝Ｎ）ビットよりなる第１の符号Ｃ１と第２の符
号Ｃ２とのいずれかを選択して第３の符号Ｃ３とし、該
第３の符号Ｃ３を供給するための符号選択手段である。
下位詰めシフタ２９は、受け取った固定長符号の符号長
ＦＣＬに基づいて、受け取った第３の符号Ｃ３を１６−
ＦＣＬ（Ｎ−ＦＣＬ）ビットだけ下位側へシフトして生
成した第４の符号Ｃ４を供給するための下位詰めシフト
手段である。出力制御部１３Ｂは、受け取った可変長符
号の符号長ＶＣＬに基づいて、受け取った第１の符号を
ＶＣＬビットだけ上位側へシフトした第２の符号Ｃ２を
供給し、受け取った固定長符号の符号長ＦＣＬを下位詰
めシフタ２９に供給し、受け取った第４の符号Ｃ４より
なる１６（＝Ｎ）ビットのパラレル出力データＤＯＵＴ
を出力するための出力制御手段である。
【００１６】図２の復号化装置の動作について、図３
（ｂ）を参照しながら、第１の実施形態と同様の符号列
「１１０１００１ＸＸ…Ｘ」を復号する場合を説明す
る。シフト指定量Ｍの初期値をＭ＝０とする。第１の実
施形態と共通する動作については、適宜説明を省略す
る。
（ｂ）を参照しながら、第１の実施形態と同様の符号列
「１１０１００１ＸＸ…Ｘ」を復号する場合を説明す
る。シフト指定量Ｍの初期値をＭ＝０とする。第１の実
施形態と共通する動作については、適宜説明を省略す
る。
【００１７】図３（ｂ）に示すシフトの１サイクル目に
おいて、上位詰めシフタ２３は、パラレルデータ「１１
０１００１ＸＸ…Ｘ」よりなる第１の符号Ｃ１を供給す
る。出力制御部１３Ｂは、可変長符号の符号長ＶＣＬの
値「３」に基づき、該受け取った第１の符号Ｃ１を３ビ
ットだけ上位側へシフトして、固定長符号「１００１」
を含むパラレルデータ「１００１ＸＸ…Ｘ」よりなる第
２の符号Ｃ２を供給する。加算器２５は、可変長符号の
符号長ＶＣＬの値「３」と、可変長符号の符号語ＶＣＷ
である「４」が指定した固定長符号の符号長ＦＣＬの値
「４」とを加算し、加算値ＡＤである「７」を供給す
る。符号長セレクタ２６は、該加算値ＡＤである「７」
を選択してシフタ制御器２７に供給する。
おいて、上位詰めシフタ２３は、パラレルデータ「１１
０１００１ＸＸ…Ｘ」よりなる第１の符号Ｃ１を供給す
る。出力制御部１３Ｂは、可変長符号の符号長ＶＣＬの
値「３」に基づき、該受け取った第１の符号Ｃ１を３ビ
ットだけ上位側へシフトして、固定長符号「１００１」
を含むパラレルデータ「１００１ＸＸ…Ｘ」よりなる第
２の符号Ｃ２を供給する。加算器２５は、可変長符号の
符号長ＶＣＬの値「３」と、可変長符号の符号語ＶＣＷ
である「４」が指定した固定長符号の符号長ＦＣＬの値
「４」とを加算し、加算値ＡＤである「７」を供給す
る。符号長セレクタ２６は、該加算値ＡＤである「７」
を選択してシフタ制御器２７に供給する。
【００１８】図３（ｂ）に示すシフトの２サイクル目に
おいて、シフタ制御器２７は、加算値ＡＤに等しいシフ
ト指定量Ｍである「７」を上位詰めシフタ２３に供給す
る。上位詰めシフタ２３は、該シフト指定量Ｍである
「７」に基づいて、パラレルデータ「１１０１００１Ｘ
Ｘ…Ｘ」を７ビット上位側へシフトする。このことによ
り上位詰めシフタ２３の出力は「ＸＸ…Ｘ」となり、次
の符号列の受け入れが可能になる。符号セレクタ２８
は、第１の符号Ｃ１と第２の符号Ｃ２とのうち第２の符
号Ｃ２を選択して第３の符号Ｃ３とし、上位詰めにした
固定長符号「１００１」を含むパラレルデータ「１００
１ＸＸ…Ｘ」よりなる該第３の符号Ｃ３を供給する。
おいて、シフタ制御器２７は、加算値ＡＤに等しいシフ
ト指定量Ｍである「７」を上位詰めシフタ２３に供給す
る。上位詰めシフタ２３は、該シフト指定量Ｍである
「７」に基づいて、パラレルデータ「１１０１００１Ｘ
Ｘ…Ｘ」を７ビット上位側へシフトする。このことによ
り上位詰めシフタ２３の出力は「ＸＸ…Ｘ」となり、次
の符号列の受け入れが可能になる。符号セレクタ２８
は、第１の符号Ｃ１と第２の符号Ｃ２とのうち第２の符
号Ｃ２を選択して第３の符号Ｃ３とし、上位詰めにした
固定長符号「１００１」を含むパラレルデータ「１００
１ＸＸ…Ｘ」よりなる該第３の符号Ｃ３を供給する。
【００１９】図３（ｂ）に示すシフトの３サイクル目に
おいて、下位詰めシフタ２９は、可変長符号の符号語Ｖ
ＣＷである「４」が指定した固定長符号の符号長ＦＣＬ
の値「４」に基づき、受け取った第３の符号Ｃ３を１２
（＝１６−４）ビットだけ下位側へシフトして、パラレ
ルデータ「００…０１００１」よりなる第４の符号Ｃ４
を供給する。出力制御部１３Ｂは、該第４の符号Ｃ４を
受け取り、下位詰めにした固定長符号「１００１」を含
むパラレルデータ「００…０１００１」よりなる、パラ
レル出力データＤＯＵＴを出力する。一方、上位詰めシ
フタ２３は、第２のレジスタ２２を経由して、符号長
「ｎ」と符号語「ｍ」とを持つと共に「１１０１００
１」に後続する次の可変長符号を含む、パラレルデータ
「１１０１００１ＸＸ…Ｘ」を受け取る。更に上位詰め
シフタ２３は、シフト指定量Ｍである「７」に基づき受
け取ったデータをシフトし、かつ該シフトしたデータを
次のパラレルデータとして供給する。このことにより、
上位詰めシフタ２３は次の可変長符号を上位詰めにして
出力する。以下同様に、可変長符号復号器２４は可変長
符号を復号し、加算器２５は、可変長符号の符号長ＶＣ
Ｌの値「ｎ」と、可変長符号の符号語ＶＣＷが指定した
固定長符号の符号長ＦＣＬの値「ｍ」とを加算し、加算
値ＡＤである「ｎ＋ｍ」を供給する。符号長セレクタ２
６は該加算値ＡＤを選択し、該選択値ＳＥＬである「ｎ
＋ｍ」をシフタ制御器２７に供給する。
おいて、下位詰めシフタ２９は、可変長符号の符号語Ｖ
ＣＷである「４」が指定した固定長符号の符号長ＦＣＬ
の値「４」に基づき、受け取った第３の符号Ｃ３を１２
（＝１６−４）ビットだけ下位側へシフトして、パラレ
ルデータ「００…０１００１」よりなる第４の符号Ｃ４
を供給する。出力制御部１３Ｂは、該第４の符号Ｃ４を
受け取り、下位詰めにした固定長符号「１００１」を含
むパラレルデータ「００…０１００１」よりなる、パラ
レル出力データＤＯＵＴを出力する。一方、上位詰めシ
フタ２３は、第２のレジスタ２２を経由して、符号長
「ｎ」と符号語「ｍ」とを持つと共に「１１０１００
１」に後続する次の可変長符号を含む、パラレルデータ
「１１０１００１ＸＸ…Ｘ」を受け取る。更に上位詰め
シフタ２３は、シフト指定量Ｍである「７」に基づき受
け取ったデータをシフトし、かつ該シフトしたデータを
次のパラレルデータとして供給する。このことにより、
上位詰めシフタ２３は次の可変長符号を上位詰めにして
出力する。以下同様に、可変長符号復号器２４は可変長
符号を復号し、加算器２５は、可変長符号の符号長ＶＣ
Ｌの値「ｎ」と、可変長符号の符号語ＶＣＷが指定した
固定長符号の符号長ＦＣＬの値「ｍ」とを加算し、加算
値ＡＤである「ｎ＋ｍ」を供給する。符号長セレクタ２
６は該加算値ＡＤを選択し、該選択値ＳＥＬである「ｎ
＋ｍ」をシフタ制御器２７に供給する。
【００２０】以上説明したように、第２の実施形態によ
れば、上位詰めシフタ２３及び下位詰めシフタ２９が各
１回動作するだけで、復号化装置は次の符号列の受け入
れが可能な状態になると共に、固定長符号を下位詰めに
したパラレル出力データＤＯＵＴを出力する。したがっ
て、復号化装置は従来と同じサイクル数だけで、固定長
符号を下位詰めにするサイクルまでを処理できる。
れば、上位詰めシフタ２３及び下位詰めシフタ２９が各
１回動作するだけで、復号化装置は次の符号列の受け入
れが可能な状態になると共に、固定長符号を下位詰めに
したパラレル出力データＤＯＵＴを出力する。したがっ
て、復号化装置は従来と同じサイクル数だけで、固定長
符号を下位詰めにするサイクルまでを処理できる。
【００２１】なお、以上説明した各実施形態において、
可変長符号が連続して入力される場合には、符号長セレ
クタ２６は対応する可変長符号の符号長ＶＣＬを選択し
て供給すればよい。また、復号化装置以外の装置を制御
するためのマイクロプロセッサの機能の一部を、出力制
御部１３Ａ又は１３Ｂの機能として使用することもでき
る。
可変長符号が連続して入力される場合には、符号長セレ
クタ２６は対応する可変長符号の符号長ＶＣＬを選択し
て供給すればよい。また、復号化装置以外の装置を制御
するためのマイクロプロセッサの機能の一部を、出力制
御部１３Ａ又は１３Ｂの機能として使用することもでき
る。
【００２２】
【発明の効果】本発明の第１の復号化装置によれば、１
回のシフト動作によって、復号化装置は次の符号列の受
け入れが可能な状態になる。このことによって、処理に
必要なサイクル数を削減した高速な復号化装置を実現で
きる。
回のシフト動作によって、復号化装置は次の符号列の受
け入れが可能な状態になる。このことによって、処理に
必要なサイクル数を削減した高速な復号化装置を実現で
きる。
【００２３】また、本発明の第２の復号化装置によれ
ば、２回のシフト動作によって、復号化装置は次の符号
列の受け入れが可能な状態になり、かつ固定長符号を下
位詰めにしたパラレル出力データを出力する。このこと
によって、復号化装置は従来と同じシフト回数で固定長
符号を下位詰めにするサイクルまでを処理するので、最
終的に処理に必要なサイクル数をより削減した一層高速
な復号化装置を実現できる。
ば、２回のシフト動作によって、復号化装置は次の符号
列の受け入れが可能な状態になり、かつ固定長符号を下
位詰めにしたパラレル出力データを出力する。このこと
によって、復号化装置は従来と同じシフト回数で固定長
符号を下位詰めにするサイクルまでを処理するので、最
終的に処理に必要なサイクル数をより削減した一層高速
な復号化装置を実現できる。
【図１】本発明の第１の実施形態に係る復号化装置の構
成図である。
成図である。
【図２】本発明の第２の実施形態に係る復号化装置の構
成図である。
成図である。
【図３】（ａ）及び（ｂ）は、それぞれ図１及び図２の
復号化装置による復号過程を説明する図である。
復号化装置による復号過程を説明する図である。
１２ 復号部（復号手段） １３Ａ，１３Ｂ 出力制御部（出力制御手段） ２５ 加算器（符号長加算手段） ２６ 符号長セレクタ（符号長選択手段） ２８ 符号セレクタ（符号選択手段） ２９ 下位詰めシフタ（下位詰めシフト手段） ＡＤ 加算値 Ｃ１ 第１の符号 Ｃ２ 第２の符号 Ｃ３ 第３の符号 Ｃ４ 第４の符号 ＤＩＮ パラレル入力データ ＤＯＵＴ パラレル出力データ ＦＣＬ 固定長符号の符号長 Ｍ シフト指定量 ＳＬ 選択値 ＶＣＬ 可変長符号の符号長 ＶＣＷ 可変長符号の符号語
Claims (3)
- 【請求項１】 Ｎビットよりなるパラレル入力データと
して供給される符号であって、可変長符号の符号語が後
続の固定長符号の符号長ＦＣＬを指定する規則を持ち、
かつ少なくとも可変長符号を含む符号を復号するための
復号化装置であって、 前記可変長符号の符号長と前記固定長符号の符号長ＦＣ
Ｌとを加算し、かつ該加算値を供給するための符号長加
算手段と、 前記可変長符号の符号長と前記加算値とのいずれかを選
択し、かつ該選択値を供給するための符号長選択手段
と、 受け取った一連の前記パラレル入力データである２Ｎビ
ットよりなるパラレルデータを、受け取った選択値に等
しいシフト指定量Ｍ（Ｍ≦Ｎ）に基づいてＭビットだけ
上位側へシフトしたパラレルデータのうち、上位Ｎビッ
トよりなる第１の符号を供給し、かつ前記可変長符号を
復号して得られた符号語と符号長とを各々供給するため
の復号手段とを備えたことを特徴とする復号化装置。 - 【請求項２】 請求項１記載の復号化装置において、受
け取った第１の符号を受け取った可変長符号の符号長に
等しいビット数だけ上位側へシフトしてＮビットよりな
るパラレル出力データを生成し、かつ該パラレル出力デ
ータを供給するための出力制御手段を更に備えたことを
特徴とする復号化装置。 - 【請求項３】 請求項１記載の復号化装置において、 各々Ｎビットよりなる受け取った前記第１の符号と第２
の符号とのうちいずれかを選択して第３の符号とし、か
つ該第３の符号を供給するための符号選択手段と、 受け取った固定長符号の符号長ＦＣＬに基づいて、受け
取った第３の符号をＮ−ＦＣＬビットだけ下位側へシフ
トしてＮビットよりなる第４の符号を生成し、かつ該第
４の符号を供給するための下位詰めシフト手段と、 受け取った第１の符号を受け取った可変長符号の符号長
に等しいビット数だけ上位側へシフトして前記第２の符
号を生成し、該第２の符号を供給し、受け取った固定長
符号の符号長ＦＣＬを前記下位詰めシフト手段に供給
し、受け取った第４の符号よりなるパラレル出力データ
を出力するための出力制御手段とを更に備えたことを特
徴とする復号化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2468297A JPH10224228A (ja) | 1997-02-07 | 1997-02-07 | 復号化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2468297A JPH10224228A (ja) | 1997-02-07 | 1997-02-07 | 復号化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10224228A true JPH10224228A (ja) | 1998-08-21 |
Family
ID=12144933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2468297A Withdrawn JPH10224228A (ja) | 1997-02-07 | 1997-02-07 | 復号化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10224228A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7003042B2 (en) * | 2000-07-31 | 2006-02-21 | Sony Corporation | Communication system transmitting encoded signal using block lengths with multiple integral relationship |
-
1997
- 1997-02-07 JP JP2468297A patent/JPH10224228A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7003042B2 (en) * | 2000-07-31 | 2006-02-21 | Sony Corporation | Communication system transmitting encoded signal using block lengths with multiple integral relationship |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040511 |