JPH05304591A

JPH05304591A - ラスター装置用フルページビットマップの作成装置及びフレームバッファのスキャンアウト方法

Info

Publication number: JPH05304591A
Application number: JP5005213A
Authority: JP
Inventors: Motoyama Tetsurou; モトヤマテツロウ
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1992-01-15
Filing date: 1993-01-14
Publication date: 1993-11-16
Also published as: US5299310A

Abstract

(57)【要約】【目的】フルページフレームバッファの複数方向スキ
ャン及び変換を可能にするコスト効率のよい装置及び方
法を提供する。【構成】フルページビットマップを作るためのフレー
ムバッファ３０４はライン及びカラムに配列された複数
のメモリセルを有し、メモリセルは予め決められたビッ
ト順を持ち、フレームバッファ３０４が最初に計画され
た方向にスキャンされた時にリニアな連続アドレスシー
ケンスを持つ。スキャン方向及びスキャンシーケンスに
応じてビット順及びスキャンアドレスを調整するための
機構（３０２，３０８，３１０，３８０）がある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ラスター出力装置用の
フレームバッファに係り、特に、可視画像を印刷するた
めのラスター出力装置にデジタルビデオデータを供給で
きるフレームバッファに関する。

【０００２】

【従来の技術】レーザープリンタのようなラスター出力
装置によってページ上に印刷された可視画像は、二次元
マトリックス（Ｘ次元とＹ次元）状に配列された複数の
画素からなる。各画素は黒または白のいずれかに定義さ
れ、ホストＣＰＵにより処理される。処理された画素は
１本または複数本のデータ伝送線を通してレーザープリ
ンタエンジンへ伝送される。１ページの画素を定義し、
その情報をプリンタエンジンへ送る処理における一つの
主要な問題点は、ホストＣＰＵが画素を定義する速度が
プリンタエンジンで必要とされる速度に比べ非常に遅い
ことである。

【０００３】この同期処理問題に対する一つの解決策
は、フレームバッファ（あるいはメモリ）を用いること
である。可視画像の定義された画素のそれぞれはフレー
ムバッファの各ビットに格納される。従来、フレームバ
ッファの構成に関して二つのアプローチがある。

【０００４】一つは、フルビットマップを用いて１ペー
ジ全体を生成する方法であり、ページ上の各画素ポジシ
ョンはフレームバッファの１ビットに対応する。もう一
つのアプローチは、ホストＣＰＵから１ページ全体の記
述を受け取って表示リストを生成する方法である。

【０００５】ポストスクリプト（ＰostＳcript）のよう
なページ記述言語（ＰＤＬ）の進歩によって、フルペー
ジフレームバッファを使用したラスター装置が増加して
いる。ＰＤＬの性質上、表示リストからの部分バッファ
を使用するよりフルページフレームバッファを使用する
ほうがラスター化コントローラを単純化できる。

【０００６】フルページバッファが形成されると、ラス
ター化コントローラフレームバッファを読んでビットパ
ターンをラスター装置へ送る。このフレームバッファの
スキャン方向は、通常、リニアメモリアドレス方式に合
うように決められる。このように決めたスキャン方向
は、出力装置が一つの目的、例えば印刷またはコピーの
ために動作する時には何等の問題も引き起こさない。

【０００７】しかし、一つの装置に二つ以上の機能を持
たせる近年の傾向は、フルページフレームバッファのス
キャンニングを扱うための新たな要求を生じる。例え
ば、リコー社はコピアとしてもプリンタとしても動作す
るデジタルコピアを発表した。コピアとしては、ユーザ
ーが簡単に入力ペーパートレイを変更できる。また、こ
のデジタルコピアは、ユーザが利用可能な様々な入力ペ
ーパートレイを持っている。レターサイズのペーパー用
に、ショートエッジ−第１ペーパートレイとロングエッ
ジ−第１ペーパートレイを持つことができる。ある特定
条件では、フレームバッファに作られた画像が、利用可
能なペーパー形状にマッチしないことがある。例えば、
ページ画像がショートエッジ−第１ペーパートレイ用に
作られているのに、ペーパーがロングエッジ−第１ペー
パートレイからしか入力できないときである。このよう
なケースは、ユーザーが印刷ジョブを中断してトレイを
物理的に交換し、ロングエッジトレイから数ページコピ
ーした時に起こる。かかる条件では、フレームバッファ
に生成された画像は、初めに計画されたスキャン方向と
異なるスキャン方向でスキャンされなければならない。

【０００８】従来、フレームバッファの変換を扱う様々
なアプローチがある。例えば、従来のあるアプローチで
は、ショートエッジトレイからロングエッジトレイへ変
える場合、フレームバッファのリニアスキャンニングを
可能にするためにフレームバッファ全体を９０゜回転さ
せる。このアプローチの問題点は、フレームバッファの
大きさが小さい時にしか適さないことである。ラスター
装置の解像度が精細で例えば６００ドット／インチ（Ｄ
ＰＩ）の時には、２値（白黒）装置のフルページフレー
ムバッファは約４メガバイトになる。このメモリサイズ
は、より高解像度のカラーまたはグレースケールの装置
の場合、より膨大なものになる。したがって、このよう
な高解像度の場合、９０゜回転には非常に長い時間がか
かり、また、より多くのメモリ資源を必要とする。

【０００９】Ｃhang等（Ｕ.Ｓ.Ｐatent４，９６５，７
４８；４，９７７，５１９；４，９８４，１８２）はフ
レキシブルフレームバッファを使用している。しかしな
がら、彼等のフレームバッファのスキャン方向は固定で
ある。

【００１０】Ｍotoyama等（”Ｍethod for Ｃontrollin
g the Ｂuffer Ｓcan and Ｐlacingthe Ｏrigin of the
Ｂuffer”，Ｕ．Ｓ．Ｓ．Ｓerial Ｎo.０７／３７９，
０１９）は、フルページフレームバッファに画像が作ら
れた後に出力画像サイズを定義するための柔軟な方法に
ついて述べている。しかし、バッファのスキャン方向は
固定である。

【００１１】

【発明が解決しようとする課題】本発明の目的は、ラス
ター出力装置のためのフルページビットマップを作成す
るための改良された装置及び方法を提供すること、換言
すれば、フルページフレームバッファを初めに計画され
たスキャン方向にも、それと垂直な方向にもスキャンで
きるようにするための、あるいは、フレームバッファを
高速に変換するための、コスト効率のよい装置及び方法
を提供することである。

【００１２】

【課題を解決するための手段】本発明は一態様におい
て、ラスター装置用のフルページビットマップを作る装
置を提供する。この装置は、フレームバッファ、方向指
示手段及びスキャンアドレス発生手段からなる。前記フ
レームバッファは、複数のメモリセルをＸ次元とＹ次元
を持つマトリックスに配列してなる。前記フレームバッ
ファは第１のスキャン方向及び第２のスキャン方向にス
キャンすることが可能であり、そのメモリセルは、前記
第１スキャン方向にスキャンされた時に連続したリニア
なアドレスシーケンスを持つ。前記方向指示手段は、前
記第１スキャン方向を示すための第１方向信号と、前記
第２スキャン方向を示すための第２方向信号とを発生す
る。前記スキャンアドレス発生手段は、前記第１スキャ
ン方向信号に応答して前記第１スキャン方向のためのス
キャンアドレスを発生し、また前記第２スキャン方向信
号に応答して前記第２スキャン方向のためのスキャンア
ドレスを発生する。

【００１３】前記フレームバッファにおいて、そのメモ
リセルのそれぞれはｎビットを持ち、メモリセルの全ビ
ットは前記第１スキャン方向に対応した、予め決められ
たビット順を持っている。本装置はさらに、ビット順を
前記第２スキャン方向に応じて調整するための調整手段
を有する。

【００１４】本発明は他の態様において、フレームバッ
ファ装置とともに用いられて、ラスター装置用フルペー
ジビットマップを作るための方法を提供する。このフレ
ームバッファ装置はメモリセルのマトリックスを含み、
このマトリックスはＸ次元に沿ったラインとＹ次元に沿
ったカラムとからなる。フレームバッファは第１のスキ
ャン方向と第２のスキャン方向にスキャンでき、そのメ
モリセルは前記第１スキャン方向に従ってスキャンされ
た時に連続したリニアなアドレスシーケンスを持つ。

【００１５】フレームバッファのスキャン方法は次のス
テップからなる。１）前記第１スキャン方向を示す第１
スキャン方向信号を発生し、また前記第２スキャン方向
を示す第２スキャン方向信号を発生する。２）前記第１
スキャン方向信号に応答して前記第１スキャン方向のス
キャンアドレスを発生し、また前記第２スキャン方向信
号に応答して前記第２スキャン方向のスキャンアドレス
を発生する。

【００１６】前記フレームバッファにおいて、Ｘ次元の
サイズはＸ、Ｙ次元のサイズはＹである。メモリセルの
それぞれはｎビットを有し、メモリセルの全ビットは前
記第１スキャン方向に対応した、予め決められたビット
順を有する。当該方法はさらに、前記第２スキャン方向
に応じて前記ビット順を調整するためのステップを有す
る。

【００１７】

【作用】上に述べた本発明の装置及び方法によれば、フ
レームバッファの異方向スキャン並びに高速の回転（変
換）がコスト効率よく実現できる。

【００１８】

【実施例】本発明によって提供されるフルビットマップ
を作るフレームバッファの新規な構成と方法の一実施例
について説明する。

【００１９】図１に、システム全体構成１００が示され
ている。ホストＣＰＵ１０１は、バス１０２を介して、
ラスター装置エンジンを制御及び駆動するデバイスコン
トローラ１１１と接続される。デバイスコントローラ１
１１はラスター装置エンジン１１２の内部、外部いずれ
に設けてもよい。ホストＣＰＵ１０１は、１ページに印
刷されるべきデータを生成して送出する役割を持つ。デ
バイスコントローラ１１１は、そのデータを受信してイ
メージデータをフレームバッファ（図１に示されていな
い）に生成する。そして、デバイスコントローラ１１１
は、フレームバッファに格納されたイメージデータに従
ってラスター装置エンジン１１２を駆動する。

【００２０】図２に、図１に示されたデバイスコントロ
ーラ１１１のハードウエア機能ブロック図が示されてい
る。このデバイスコントローラ１１１は、ローカルＣＰ
Ｕ２０１、ＨＤ／ＦＤインターフェイス部２０２、ホス
ト通信部２０３、操作パネルインターフェイス部２０
４、プログラムＥＰＲＯＭ（またはＲＯＭ）２０５、フ
ォントＲＯＭ２０６、ＤＲＡＭ２０７、フレームバッフ
ァ２０８、ラスター装置インターフェイス部２０９、ロ
ーカルバス２５０からなる。

【００２１】ローカルＣＰＵ２０１は、ローカルバス２
５０を介し他の構成部分と接続される。ホストＣＰＵ１
０１（図１）は、バス１０２を介しホスト通信部２０３
と結合される。ホストＣＰＵ１０１はページ記述のため
のポストスクリプトのようなプリンタコマンドを発生し
てデバイスコントローラ１１１へ送る。ローカルＣＰＵ
２０１は、このプリンタコマンドを解読してページ画像
を生成し、これをフレームバッファ２０８に格納する。

【００２２】図３に、ラスター装置インターフェイス部
２０９及びフレームバッファ２０８（図２）の機能ブロ
ック図が示されている。バッファサイズ・スキャンアウ
トコントローラ３０１は、異なったスキャン方向及びス
キャンシーケンスに適した制御信号を供給する。フレー
ムバッファ３０４は処理された画素を格納してフルビッ
トマップを作る。データパスコントローラ３０８は、フ
レームバッファ３０４からデータを受け取り、そのデー
タを、４つの異なったパスを介してシフト・ラスターＩ
／Ｆ３１２へ送る。

【００２３】スキャン方向が最初に計画された方向と同
じで、かつＸ次元のスキャンシーケンスが左から右であ
る場合、データパスコントローラ３０８は、フレームバ
ッファ３０４からデータをパス３８０によって直接的に
シフト・ラスターＩ／Ｆ３１２へ送る。スキャン方向が
最初に計画された方向と同じであって、Ｘ次元のスキャ
ンシーケンスが右から左である場合、まずデータパスコ
ントローラ３０８はフレームバッファ３０４からデータ
をビット順調整コントローラ３１４へ送る。次に、ビッ
ト順調整コントローラはデータをシフト・ラスターＩ／
Ｆ３１２へパス３８２を介し送る。

【００２４】スキャン方向が最初に計画された方向に対
し垂直で、Ｘ次元のスキャンシーケンスが左から右であ
る場合、まずデータバスコントローラ３０８はフレーム
バッファ３０４からのデータをカラム調整コントローラ
３１０へ送る。次に、カラム調整コントローラ３１０は
データをパス３８３を介しシフト・ラスターＩ／Ｆ３１
２へ送る。スキャン方向が最初に計画された方向に対し
垂直で、Ｘ次元のスキャンシーケンスが右から左である
場合、まずデータパスコントローラ３０８はフレームバ
ッファ３０４からのデータをビット順調整コントローラ
３１４へ送る。次に、ビット順調整コントローラ３１４
はデータをパス３８４経由でカラム調整コントローラ３
１０へ送る。最後に、カラム調整コントローラ３１０は
データをパス３８３経由でシフト・ラスターＩ／Ｆ３１
２へ送る。

【００２５】ＤＭＡコントロール回路３０５はフレーム
バッファ３０４に対する直接メモリアクセスを制御す
る。アドレス・タイミングコントローラ３０２はフレー
ムバッファ３０４、ＤＭＡコントロール回路３０５及び
シフト・ラスターＩ／Ｆ３１２のためのアドレス信号及
びタイミング信号を提供する。エンジンコントロールイ
ンターフェイス部３０６は、デバイスコントローラ１１
１（図１）とラスター装置エンジン１１２との間で制御
信号やエンジンステータスなどの情報を交換する役割を
持つ。

【００２６】本発明において、ラスター装置エンジン１
１２は、ペーパートレイセット３０９に関連した情報、
例えば選択されたペーパー入力トレイが空になる、アク
ティブのペーパー入力トレイが変更された、というよう
な情報を送出するための回路３０７を有する。このよう
な情報は、スキャンアウトのスケジュールを決定するた
めにバッファサイズ・スキャンアウトコントローラ３０
１へ供給可能である。デバイスコントローラ１１１はま
た、エンジンコントロールインターフェイス３０６及び
バス２５０を通して、様々な入力トレイを選択し、ペー
パートレイセット３０９中で利用可能なペーパートレイ
を問い合わせることができる。デバイスコントローラ１
１１は、選択されたペーパートレイが別のスキャン方向
を要求する場合にスキャン方向を変更できる。

【００２７】図４に、フレームバッファ３０４（図３）
の一実施例が示されている。このフレームバッファはラ
イン及びカラムに配列された複数のメモリセルからなる
フレームバッファマトリックス４０６と考えることがで
きる。Ｘ＿ｓｉｚｅは各ラインのメモリセル総数を示
し、Ｙ＿ｓｉｚｅはフレームバッファマトリックスのラ
イン総数を示す。Ｙ次元に沿って整列されたメモリセル
が一つのコラムを形成する。各メモリセルは一つの固有
のアドレスと関係付けられる。メモリアドレスは最初に
計画されたスキャン方向に従った一つの連続シーケンス
を持つ。つまり、フレームバッファのメモリセルがトッ
プからボトムへ１ラインずつスキャンアウトされ、か
つ、同じライン中のメモリセルが左から右へスキャンア
ウトされた時に、２次元アドレスは一つのリニアな連続
アドレススタック４０４（図４）となる。

【００２８】フレームバッファマトリックス４０６にお
けるアドレスとスタック４０４におけるアドレスとの間
の対応関係は、特殊な例を用いて説明することができ
る。最初にスキャンアウトされるメモリセル（Ｂuffer
Ｓtartと定義）が最初のラインの物理的に最初のメモリ
セル４０８であり、また最後にスキャンアウトされるメ
モリセル（Ｂuffer Ｅndと定義）がフレームバッファマ
トリックス４０６の物理的に最後のメモリセル４０１で
あるとする。さらに、各ラインにｎ個のメモリセル（Ｘ
＿ｓｉｚｅ）があり、各カラムにｋ個のメモリセル（Ｙ
＿ｓｉｚｅ）があるとする。

【００２９】この場合、最初のラインの最初のメモリア
ドレスはアドレススタックの最初のポジションに位置
し、最初のラインの最後のメモリアドレスはアドレスス
タックのｎ番目のポジションに位置する。２番目のライ
ンの最初のメモリアドレスは、アドレススタックの（ｎ
＋１）番目のポジションに位置し、２番目のラインの最
後のメモリアドレスはアドレススタックの（２×ｎ）番
目のポジションに位置する。最後のライン（ｋ番目のラ
イン）の最初のメモリアドレスはアドレススタックの
［（ｋ−１）×ｎ＋１］番目のポジションに位置し、最
後のラインの最後のメモリアドレスはアドレススタック
の（ｋ×ｎ）番目のポジションに位置する。このような
仮定下のアドレス対応関係は、ｉ番ラインの最初のアド
レスはアドレススタックの［（ｉ−１）×ｎ＋１］番ポ
ジションに位置し、またｉ番ラインの最後のアドレスは
（ｉ×ｎ）番ポジションに位置する、というように一般
化できる。

【００３０】フレームバッファマトリックス内の各メモ
リセルは、典型的には８ビットを持ち、そのビット順は
左から右へ向かってｂ０ｂ１ｂ２ｂ３ｂ４ｂ５ｂ６ｂ７
である。図４の下部に示したメモリセル４１８，４２０
は、フレームバッファマトリックスのメモリセル４０
８，４１０の詳細構造をそれぞれ示す。しかして、最初
に計画されたスキャン方向によれば、フレームバッファ
マトリックス全ビットのスキャンアウト順は、ｂ０ｂ１
ｂ２ｂ３ｂ４ｂ５ｂ６ｂ７，ｂ０ｂ１ｂ２ｂ３ｂ４ｂ５
ｂ６ｂ７，....，ｂ０ｂ１ｂ２ｂ３ｂ４ｂ５ｂ６ｂ７の
順である。

【００３１】しかしながら、スキャンアウト方向が最初
に計画された方向と一致しない時（例えばスキャン方向
が最初に計画された方向に対して垂直の時。必然的にフ
レームバッファを１カラムずつスキャンすることにな
る）、上に述べたようなリニアなアドレスシーケンスと
ビット順はあてはまらない。またさらに、スキャンアウ
ト速度を増加させるために、ライン及びカラムの一部だ
けをスキャンアウトしたいことが時々ある。

【００３２】本発明は、この二つの課題を解決するため
の装置と方法を提供する。

【００３３】図５に、スキャン方向Ｓｃａｎ＿Ｄｉｒが
最初に計画された方向と同一であるスキャンアウトの場
合が示されている。Ｓｃａｎ＿Ｄｉｒが”０”の時は、
フレームバッファは１ラインずつスキャンアウトされ
る。１つのライン内でＸ次元に沿った２つのスキャンア
ウトシーケンスが存在する。Ｘ＿Ｉｎｃが”０”ならば
ラインに沿ったスキャンシーケンスは左から右である。
Ｘ＿Ｉｎｃが”１”ならばラインに沿ったスキャンシー
ケンスは右から左である。Ｘ＿Ｉｎｃが”１”の時、出
力は作られた画像の鏡像である。図５において、Ｘ＿Ｉ
ｎｃの値”０”に対応するラインスタートアドレス（Ｌ
ｉｎｅ＿Ｓｔａｒｔ＿Ａｄｄｒ）はメモリセル２に関連
したアドレスであり、Ｘ＿Ｉｎｃの値”１”に対応した
ラインスタートアドレスはメモリセル３に関連したアド
レスである。

【００３４】図６に、Ｓｃａｎ＿Ｄｉｒによって指示さ
れたスキャン方向が最初に計画された方向に対し垂直で
ある場合が示されている。Ｓｃａｎ＿Ｄｉｒが”１”の
時はフレームバッファは１カラムずつスキャンアウトさ
れる。

【００３５】一つのカラム内で、Ｙ次元に沿った二つの
スキャンアウトシーケンスが存在する。Ｙ＿Ｉｎｃが”
０”ならばカラムに沿ったスキャンシーケンスはトップ
からボトムであり、Ｙ＿Ｉｎｃが”１”ならばカラムに
沿ったスキャンシーケンスはボトムからトップである。

【００３６】図６において、Ｙ＿Ｉｎｃの値”０”に対
応するカラムスタートアドレス（Ｃｏｌ＿Ｓｔａｒｔ＿
Ａｄｄｒ）はメモリセル３に関連したアドレスであり、
Ｙ＿Ｉｎｃの値”１”に対応したカラムスタートアドレ
スはメモリセル２に関連したアドレスである。

【００３７】なお、スキャン方向が最初に計画された方
向に対して垂直である時には、フレームバッファにおけ
る読み出し用メモリアドレスはもはや連続的でない。ま
た、Ｘ＿Ｉｎｃが”１”の時またはＳｃａｎ＿Ｄｉｒ
が”１”の時には、もとのビット順（ｂ０ｂ１ｂ２ｂ３
ｂ４ｂ５ｂ６ｂ７）はスキャンアウト動作に適さない。
図７に、カラム調整コントローラ３１０（図３）の詳細
が示されている。カラム調整コントローラは、入力バッ
ファ３５２、入力コントローラ３５４、ビットパッキン
グ部５６、ビット順コントローラ・出力バッファセレク
タ３５８、出力バッファ３５５（＃０）と出力バッファ
５７（＃１）、及び出力コントローラ３５９からなる。

【００３８】入力バッファ３５２はビット順調整コント
ローラ３１４（図３）からデータを受け取って入力コン
トローラ３５４に与える。ビット順調整コントローラ３
１４は、Ｘ次元でのスキャンシーケンスに応じて、バイ
トを２種類のビット順、すなわちｂ０ｂ１ｂ２ｂ３ｂ４
ｂ５ｂ６ｂ７とｂ７ｂ６ｂ５ｂ４ｂ３ｂ２ｂ１ｂ０で供
給できる。

【００３９】ビットパッキング部５６は複数の行を持
つ。ビットパッキング部内の行数は、フレームバッファ
内の各メモリセルのビット数と一致すべきである。本実
施例では、フレームバッファの各メモリセルは８ビット
であるので、ビットパッキング部は０から８番までの８
行を有する。入力コントローラ３５４は、入力バッファ
３５２からの８ビットを、ビットパッキング部５６の異
なった行の同じビットポジションへ転送する。

【００４０】図７に示す例の場合、入力バッファ３５２
内のｂ０ｂ１ｂ２ｂ３ｂ４ｂ５ｂ６ｂ７の順（またはｂ
７ｂ６ｂ５ｂ４ｂ３ｂ２ｂ１ｂ０の順）の８ビットはそ
れぞれ行０〜７の第１ビットポジションへ転送される。
ゆえに、スキャンシーケンスが左から右の時に、ビット
パッキング部５６の行０に８個のｂ０ビット（フレーム
バッファ内の８メモリセルの第１ビットポジションのビ
ット）だけが入り、スキャンシーケンスが右から左の時
には、ビットパッキング部５６の行０に８個のｂ７ビッ
ト（フレームバッファ内の８メモリセルの第８ビットポ
ジションのビット）だけが入る。これは、フレームバッ
ファ内のビット順がビットパッキング部で９０゜または
２７０゜回転させられるということである。

【００４１】出力バッファ３５５（＃０），３５７（＃
１）のそれぞれの行数もまた、フレームバッファの各メ
モリセルのビット数と一致すべきである。よって、各出
力バッファもまた、０〜７番の８行を含む。一つのカラ
ムの全ビットを保持するために、出力バッファの１行あ
たりのメモリサイズはフレームバッファのＹ＿ｓｉｚｅ
以上であるべきである。出力バッファ＃０，＃１の内部
に、８行の各行内の第１メモリセルの構造が示されてい
る。

【００４２】図７において、出力バッファ＃０内のビッ
ト順はｘ次元のスキャンシーケンスが左から右の場合を
示し、また出力バッファ＃１内のビット順はｘ次元のス
キャンシーケンスが右から左の場合を示す。ビット順コ
ントローラ・出力バッファセレクタ３５８は、制御信号
Ｂｕｆｆ＿ｎｕｍに応じて、出力バッファ＃０と出力バ
ッファ＃１を選択する。

【００４３】図８に、ビット順調整コントローラ３１４
（図３）の一例が示されている。レジスタ３５１はフレ
ームバッファからデータを最初のビット順として受け取
り、２組の出力を、８チャネルを持つゲート３５３へ与
える。ゲート３５３の８チャネル中の各チャネルは二つ
の入力を持つ。レジスタ３５１の二つの出力の一方の組
において、ｂ０ｂ１ｂ２ｂ３ｂ４ｂ５ｂ６ｂ７は８つの
チャンネル１〜８とそれぞれ接続される。レジスタ３５
１の二つの出力の他方の組において、ｂ０ｂ１ｂ２ｂ３
ｂ４ｂ５ｂ６ｂ７は８つのチャネル８〜１とそれぞれ接
続される。しかして、ゲート３５３は、Ｘ＿Ｉｎｃに応
答して、２種類のビット順すなわちｂ０ｂ１ｂ２ｂ３ｂ
４ｂ５ｂ６ｂ７の順またはｂ７ｂ６ｂ５ｂ４ｂ３ｂ２ｂ
１ｂ０の順で出力する。これは、Ｘ＿Ｉｎｃが”１”の
時にフレームバッファの各メモリセル中のビットが１８
０゜回転させられるということである。

【００４４】図９に、バッファサイズ・スキャンアウト
コントローラ３０１（図３）の機能ブロック図が示され
ている。スキャンレジスタ７４は８ビットである。ビッ
トＸ＿Ｉｎｃはフレームバッファのｘ次元に沿ったスキ
ャンシーケンスを指示し、ビットＹ＿Ｉｎｃはフレーム
バッファのｙ次元に沿ったスキャンシーケンスを指示
し、ビットＳｃａｎ＿Ｄｉｒはスキャン方向を指示す
る。スキャンレジスタ７４の残りの５ビットは未定義で
ある。

【００４５】Ｘ＿ｓｉｚｅレジスタ６８とＹ＿ｓｉｚｅ
レジスタ７０はそれぞれフレームバッファのＸサイズと
Ｙサイズを指示する。Ｓｃａｎ＿Ｏｕｔ＿Ｓｔａｒｔレ
ジスタ７２はフレームバッファのスキャンアウトのスタ
ートアドレスを指示する。なお、スキャンアウトのスタ
ートアドレスは、フレームバッファの物理的なスタート
アドレスと一致しなくともよい。Ｅ＿Ｘｓｉｚｅレジス
タ６９は１ラインあたりのスキャンアウトされるべきメ
モリセル数を指示し、Ｅ＿Ｙｓｉｚｅレジスタ７１はフ
レームバッファのスキャンアウトされるべきライン数を
指示する。これら６個のレジスタの値はスキャンアウト
動作中は一定に保たれる。

【００４６】Ｒ＿Ａｄｄｒレジスタ８４はフレームバッ
ファの現在の読み出しアドレスを指示する。Ｒ＿Ｘｓｉ
ｚｅレジスタは１ライン中の既に読み出されたメモリセ
ル数を指示し、Ｒ＿Ｙｓｉｚｅレジスタ８８は１カラム
中の既に読み出されたメモリセル数を指示する。Ｐ＿Ａ
ｄｄｒレジスタ９０は、ビットパッキング部５６（図
７）のビットポジションと行ポジションの両方を指示す
るために用いられる。Ｐ＿Ａｄｄｒレジスタはまた、出
力バッファ３５５（＃０），３５７（＃１）の行ポジシ
ョンを指示するためにも用いられる。Ｂ＿Ａｄｄｒレジ
スタ９２は出力バッファ３５５，３５７（図７）のカラ
ムポジションを指示する。Ｌ＿Ｓ＿Ａｄｄｒレジスタ９
４とＣ＿Ｓ＿Ａｄｄｒレジスタ９６はそれぞれ、フレー
ムバッファのスキャンラインスタートアドレスとスキャ
ンカラムスタートアドレスを指示する。

【００４７】レジスタ８４，８６，８８，９０，９２，
９４，９６の値は、レジスタ６８，６９，７０，７１，
７２，７４によって与えられる情報に基づいて、スキャ
ンアウト動作中に更新される。演算ユニット（ＡＵ）６
１は、スキャンアウト動作中にレジスタ８４，８６，８
８，９０，９２，９４，９６の値を更新する役割を持
つ。これら７個のレジスタの出力は７チャネルのゲート
６０に接続され、このゲート６０の出力はＡＵ６１の入
力に接続される。しかして、これら７個のレジスタの出
力のそれぞれは、線９５を介しデコード論理・コントロ
ーラ８０によって制御されて、ＡＵ６１の入力９９に選
択的に接続される。デコード論理・コントローラ８０
は、ＡＵ６１の入力９７に対する出力も有する。線９７
の入力値は、スキャンアウト動作のステージに依存する
が、＋１，−１，＋Ｘ＿ｓｉｚｅまたは−Ｘ＿ｓｉｚｅ
である。この値の意味するところは図１０から図１３の
フローチャートで説明される。ＡＵの出力は７つの出力
チャネルを有するゲート８２に接続される。ゲート８２
の７つの出力はそれぞれ、レジスタ８４，８６，８８，
９０，９２，９４，９６の７つの入力と接続される。し
かしてデコード論理・コントローラ８０の制御下で、線
８１を介し、ＡＵの結果を７つのレジスタへフィードバ
ックすることができる。

【００４８】図１０に、スキャン動作のフローチャート
が示されている。ここでは、スキャン方向は最初に計画
された方向と同一である。

【００４９】スキャンアウト動作の最初に、ステップ１
２０において、Ｌｉｎｅ＿Ｓｔａｒｔ＿Ａｄｄｒレジス
タ９４とＲ＿Ａｄｄｒレジスタ８４（図９）はともにＳ
ｃａｎ＿Ｏｕｔ＿Ｓｔａｒｔレジスタ７２（図９）の値
と等しい値にセットされ、Ｒ＿Ｙｓｉｚｅレジスタ８８
とＲ＿Ｘｓｉｚｅレジスタ８６（図９）の値はそれぞれ
ステップ１２２，１２４で０にセットされる。Ｘ次元に
沿ったスキャンシーケンスを決定するため、ステップ１
２５でＸ＿Ｉｎｃ（図９）の値をテストする。Ｘ＿Ｉｎ
ｃの値が”０”のときは、ステップ１２６でフレームバ
ッファのデータが元のビット順で、Ｒ＿Ａｄｄｒレジス
タにより指示されたメモリセルからシフト・ラスターＩ
／Ｆ３１２（図３）へ転送される。Ｘ＿Ｉｎｃの値が”
１”のときは、ステップ１２７で、フレームバッファの
データはライン調整コントローラ３１４（図３）によっ
て１８０゜回転させられてから、シフト・ラスタＩ／Ｆ
へ転送される。メモリセルからデータが転送された後、
Ｒ＿Ｘｓｉｚｅレジスタの値はステップ１２８で１だけ
増加する。最初の読み出しシーケンスは図１４に示され
たＦＧＡＴＥ信号，ＬＳＹＮＣ信号及びＷＣＬＯＣＫ信
号に同期する。

【００５０】次に、ステップ１３０で、Ｘ＿Ｉｎｃの値
をテストする。Ｘ＿Ｉｎｃの値が”０”ならば、１ライ
ンにおけるスキャンアウトシーケンスは左から右である
ので、ステップ１３２でＲ＿Ａｄｄｒレジスタの値が１
だけ増加する。Ｘ＿Ｉｎｃの値が”１”ならば、ライン
におけるスキャンアウトシーケンスは右から左であるの
で、ステップ１３４でＲ＿Ａｄｄｒレジスタの値が１だ
け減少する。

【００５１】ステップ１３６において、Ｒ＿Ｘｓｉｚｅ
レジスタ８６（図９）の値がＥ＿Ｘｓｉｚｅレジスタ６
９（図９）の値と比較される。Ｒ＿Ｘｓｉｚｅレジスタ
の値がＥ＿Ｘｓｉｚｅレジスタの値と等しくないとき
は、このラインはスキャンアウトされていないので、同
じラインの次のメモリセルを読むために動作はステップ
１２５へ戻る。

【００５２】Ｒ＿Ｘｓｉｚｅレジスタの値がＥ＿Ｘｓｉ
ｚｅレジスタの値と等しいならば（または、図１４に示
す次のＬＳＹＮＣ信号が図３のエンジン１１２から割り
込み経由で受信されたならば）、そのラインはスキャン
アウト済みであるので、ステップ１３８においてＲ＿Ｙ
サイズレジスタ８８（図９）の値が１だけ増加する。

【００５３】次のラインの最初のアドレスを決定するた
め、ステップ１４０でＹ＿Ｉｎｃレジスタ７４（図９）
の値をテストする。Ｙ＿Ｉｎｃレジスタの値が”０”の
ときは、すなわちＹ次元に沿ったスキャンアウトシーケ
ンスがトップのラインからボトムのラインということで
あるので、ステップ１４２で、Ｌｉｎｅ＿Ｓｔａｒｔ＿
Ａｄｄｒアドレス９４（図９）の値がＸ＿ｓｉｚｅだけ
増加する。Ｙ＿Ｉｎｃレジスタの値が”１”であれば、
Ｙ次元に沿ったスキャンアウトシーケンスはトップのラ
インからボトムのラインであるということであるので、
ステップ１４４で、Ｌｉｎｅ＿Ｓｔａｒｔ＿Ａｄｄｒレ
ジスタの値がＸだけ減少する。ステップ１４６で、Ｒ＿
ＡｄｄｒレジスタがＬｉｎｅ＿Ｓｔａｒｔ＿Ａｄｄｒレ
ジスタ（次ラインの最初のアドレスが格納される）の値
と等しい値にセットされる。

【００５４】ステップ１４８において、Ｒ＿Ｙｓｉｚｅ
レジスタの値がＥ＿Ｙｓｉｚｅレジスタ７（図９）の値
と比較される。Ｒ＿Ｙｓｉｚｅレジスタの値がＥ＿Ｙｓ
ｉｚｅレジスタの値と等しくないときは、次のラインを
スキャンするためにスキャン動作はステップ１２４へ戻
る。Ｒ＿Ｙｓｉｚｅレジスタの値がＥ＿Ｙｓｉｚｅレジ
スタの値と等しいと（または図１３のＦＧＡＴＥ信号が
変化すると）、フレームバッファのスキャン動作は完了
する。

【００５５】図１１から図１３に、スキャン方向が最初
に計画されたスキャン方向に対して垂直のスキャン動作
のフローチャートが示されている。

【００５６】ここで図１１を参照する。図１１には二つ
の動作ループがある。１番目のループは線１５５と線１
５６によって囲まれたパスである。スキャンアウト動作
が、このループを１回終了した後に、Ｒ＿Ｘｓｉｚｅレ
ジスタはステップ１７０で１だけ増加し、一つのカラム
がスキャンアウトされたことを表示する。

【００５７】２番目のループは、線１５７と線１５８に
よって囲まれたパスである。スキャンアウト動作がこの
ループを１回終了した後、Ｒ＿Ｙｓｉｚｅレジスタの値
はステップ１７６またはステップ１７８でＸ＿ｓｉｚｅ
だけ変化し、一つのカラムの一つのメモリセルがスキャ
ンアウトされたことを表示する。２番目のループは１番
目のループ内にネストされている。

【００５８】ステップ１５０において、Ｒ＿Ａｄｄｒレ
ジスタ８４とＣｏｌ＿Ｓｔａｒｔ＿Ａｄｄｒレジスタ９
６（図９）の値が両方ともＳｃａｎ＿Ｏｕｔ＿Ｓｔａｒ
ｔレジスタ７２（図９）と等しい値にセットされる。ま
た、バッファ３５５，３５７がビットパッキング部５６
とともに０にセットされる。ステップ１５２，１５４
で、Ｒ＿Ｘｓｉｚｅレジスタ８６とＲ＿Ｙｓｉｚｅレジ
スタ８８（図９）がそれぞれ１にセットされる。Ｂｕｆ
ｆ＿ｎｕｍ，Ｂ＿Ａｄｄｒ及びＰ＿Ａｄｄｒは０にセッ
トされる。ステップ１６２は、Ｘ次元に沿ったスキャン
シーケンスを決定するために、Ｘ＿Ｉｎｃ（図９）の値
をテストする。Ｘ＿Ｉｎｃの値が”０”のときは、ライ
ンのスキャンシーケンスが左から右であるので、ステッ
プ１６４でフレームバッファのビットが初めのビット順
で入力バッファ３５２（図７）へ転送される。Ｘ＿Ｉｎ
ｃが”１”のときは、各ラインのスキャンシーケンスが
右から左であるので、ステップ１６６で、フレームバッ
ファのビットがビット順調整コントローラ（図８）を通
し入力バッファ３５２へ転送される。フレームバッファ
から入力バッファへの各バイトの転送後、スキャンアウ
ト動作は図１１から図１２へ移る。

【００５９】図１２は三つの機能、すなわち１）入力バ
ッファからビットパッキング部５６（図７）へ１メモリ
セルのビットを転送すること、２）ビットパッキング部
が一杯であるか、あるいは、１カラムのメモリセルがス
キャンアウトされた時に、ビットパッキング部から出力
バッファ３５５または３５７へ８行のビットを転送する
こと、３）１カラムのメモリセルがスキャンアウトされ
た時に、次の１カラムのビットを出力バッファへ送る準
備をすること、を有する。これら３機能について、以下
に図１２を参照しながら、より詳細に説明する。なお、
図１２における動作機能は図１１の２番目のループ内に
ネストされている。

【００６０】３機能の中の一つまたは二つ以上の機能を
終了後、スキャンアウト動作は図１１の入口Ｅに戻る。

【００６１】入力バッファ内のビットがビットパッキン
グ部へ転送された後、ステップ１６７は、Ｒ＿Ｙｓｉｚ
ｅレジスタの値を１だけ増加させる。一つのカラムがス
キャンアウトされたか否かを判断するため、ステップ１
６８は、Ｒ＿Ｙｓｉｚｅレジスタの値とＥ＿Ｙｓｉｚｅ
レジスタ６９（図９）の値とを比較する。このカラムが
スキャンアウトされていないときは、Ｙ次元に沿ったス
キャンシーケンスを決定するため、ステップ１７４はさ
らにＹ＿Ｉｎｃレジスタ（図９）の値をテストする。Ｙ
次元のスキャンシーケンスがトップからボトムのときに
は（Ｙ＿Ｉｎｃ＝”０”）、ステップ１７６で、Ｒ＿Ａ
ｄｄｒレジスタの値がＸ＿ｓｉｚｅだけ増加する。Ｙ次
元のスキャンシーケンスがボトムからトップのとき（Ｙ
＿Ｉｎｃ＝”１”）には、ステップ１７８でＲ＿Ａｄｄ
ｒレジスタの値がＸ＿ｓｉｚｅだけ減少する。なお、ス
テップ１７６またはステップ１７８において、次に読み
出すアドレスは同一カラム内の隣のアドレスであって、
同一ライン内の隣のアドレスでないことを認識すべきで
ある。次に読み出すアドレスが得られた後、動作はステ
ップ１６２に戻り２番目ループの次回の実行を開始す
る。

【００６２】ステップ１６８でカラムがスキャンアウト
されたと判断すれば、ステップ１７０はＲ＿Ｘｓｉｚｅ
レジスタ８６（図９）の値を１だけ増加させる。全ての
カラムがスキャンアウトされたか否かを判断するため、
ステップ１７２はＲ＿Ｘｓｉｚｅレジスタの値をＥ＿Ｘ
ｓｉｚｅレジスタ（図９）の値と比較する。Ｒ＿Ｘｓｉ
ｚｅレジスタの値がＥ＿Ｘｓｉｚｅレジスタの値より大
きくないならば、後続ステップで次カラムのためのカラ
ムスタートアドレス（Ｃｏｌ＿Ｓｔａｒｔ＿Ａｄｄｒレ
ジスタの値）を取得することになる。

【００６３】Ｘ次元に沿ったラインスキャンシーケンス
を決定するため、ステップ１８６はＸ＿Ｉｎｃの値をテ
ストする。ラインスキャンシーケンスが左から右（Ｘ＿
Ｉｎｃ値＝”０”）のときは、Ｃｏｌ＿Ｓｔａｒｔ＿Ａ
ｄｄｒレジスタ９６（図９）の値はステップ１８８で１
だけ増加するが、ラインスキャンシーケンスが右から左
（Ｘ＿Ｉｎｃ値＝”１”）のときは、Ｃｏｌ＿Ｓｔａｒ
ｔ＿Ａｄｄｒレジスタの値はステップ１９０で１だけ減
少する。ステップ１９２はＲ＿Ａｄｄｒレジスタを次カ
ラムスタートアドレス（Ｃｏｌ＿Ｓｔａｒｔ＿Ａｄｄｒ
レジスタの値）にセットする。読み出すべき次カラムス
タートアドレスが得られた後に、動作はステップ１６２
に戻り１番目のループの実行を開始する。Ｒ＿Ｘｓｉｚ
ｅレジスタの値がＥ＿ｘｓｉｚｅレジスタの値より大き
いときは、そのカラムの全てがスキャンアウトされたと
いうことであるので、ステップ１７２はスキャンアウト
動作を終了する。

【００６４】ここで図１２を参照する。図１２におい
て、ステップ２０２で入力バッファ３５２から８ビット
をバイト単位でビットパッキング部５６内の各行の同じ
ビットポジションへ転送する。ビットパッキング部５６
のビットポジションはＰ＿Ａｄｄｒレジスタによって指
示される。１バイトのビットがビットパッキング部５６
へ転送された後、ステップ２０４でＰ＿Ａｄｄｒレジス
タの値を１だけ増加させることによりビットパッキング
部５６の次のビットポジションを指示する。

【００６５】１つのカラムがスキャンアウトされたか否
かを判定するため、ステップ２０６でＲ＿Ｙｓｉｚｅレ
ジスタの値をＥ＿Ｙｓｉｚｅレジスタの値と比較する。
Ｒ＿Ｙｓｉｚｅレジスタの値がＥ＿Ｙｓｉｚｅレジスタ
の値と等しくないときは、ステップ２０８でＰ＿Ａｄｄ
ｒレジスタの値を７と比較することによって、ビットパ
ッキング部が一杯になっているか判定する。

【００６６】ビットパッキング部５６が一杯になってい
ないときは、フレームバッファスから別の１バイトを入
力バッファへ入れるために、テップ２０８で動作を図１
１の入口Ｅへ分岐する。

【００６７】ビットパッキング部５６が一杯になってい
るときは、ステップ２１０でビットパッキング部５６か
らＢｕｆｆ＿ｎｕｍにより指定された出力バッファへデ
ータを転送する。出力バッファのカラムポジションはＢ
＿Ａｄｄｒレジスタによって指示される。ビットパッキ
ング部５６から出力バッファへのデータ転送の後、ステ
ップ２１２でＢ＿Ａｄｄｒレジスタの値を１だけ増加さ
せ、出力バッファの次カラムを指定する。ビットパッキ
ング部５６を再び満たす準備のために、ステップ２１４
とステップ２１６で、Ｐ＿Ａｄｄｒレジスタ及びビット
パッキング部５６の全セルがそれぞ０にセットされる。
ビットパッキング部５６を再び満たすため、スキャン動
作は出口Ｆより図１１の入口Ｅへ飛ぶ。

【００６８】ステップ２０６でＲ＿Ｙｓｉｚｅレジスタ
の値がＥ＿Ｙｓｉｚｅレジスタの値と等しいと判定した
場合、一つのカラムがスキャンアウトされたということ
であるので、ステップ２０７でビットパッキング部５６
からＢｕｆｆ＿ｎｕｍによって指定された出力バッファ
へデータを転送する。出力バッファの再充填の開始準備
において、ステップ２０９でＢ＿Ａｄｄｒレジスタを０
にセットし出力バッファの１番目のカラムを指定し、ま
た、出力バッファ＃０と出力バッファ＃１を交互に選択
するためにステップ２１１でＢｕｆｆ＿ｎｕｍを値を１
（ｍｏｄ２）だけ増加させる。新しく選ばれた出力バッ
ファにデータを満たす前に、ステップ２１３で、ＲＥＡ
ＤＹコンディションをテストすることによって、出力バ
ッファが新しいデータを受け取り可能であるか判定す
る。ステップ２１３は、出力バッファが新しいデータを
受け取り可能となるまでＲＥＡＤＹコンディションを連
続的にテストする。

【００６９】このステップが必要である理由は、新しく
選ばれた出力バッファがラスター装置エンジンへのデー
タ転送の途中であると、この新しく選ばれた出力バッフ
ァ内のデータが新データの充填によって破壊されるから
である。代わりの方法は、新しく選択された出力バッフ
ァが新データを受け取り可能となった時に割り込み信号
を出す方法である。

【００７０】新しく選ばれた出力バッファにデータを満
たす準備のために、Ｐ＿Ａｄｄｒレジスタとビットパッ
キング部５６の全セルはステップ２１４とステップ２１
６でそれぞれ０にセットされる。動作は出口Ｆより図１
１の入口Ｅへ飛ぶ。

【００７１】図１３に、図１２におけるステップ２０
７，２１０の詳細が示されている。ステップ２２２はＰ
＿Ａｄｄｒレジスタを０にセットしてビットパッキング
部及び出力バッファの第１行を指定する。ステップ２２
４でビットパッキング部のＰ＿Ａｄｄｒ行から１バイト
を取り出し、ステップ２２６で同バイトを出力バッファ
のＰ＿Ａｄｄｒ行のＢ＿Ａｄｄｒカラムへ転送する。こ
のバイトがビットパッキング部から出力バッファへ転送
された後、ステップ２２８でＰ＿Ａｄｄｒレジスタの値
を１だけ増加させ、ビットパッキング部及び出力バッフ
ァの次行を指定する。

【００７２】ステップ２３０で、Ｐ＿Ａｄｄｒレジスタ
の値を７と比較することにより、ビットパッキング部の
全行が出力バッファへ転送されたかを判定する。ビット
パッキング部の全行の出力バッファへの転送が完了して
いないときは、ステップ２３０は動作をステップ２２４
へ分岐させる。ビットパッキング部の全行が出力バッフ
ァへ転送されたときは、動作は終了する。

【００７３】以上、本発明をハードウエアによって実施
する例について説明したが、当業者であれば本発明をソ
フトウエアによって実現可能であることは明かであろ
う。

【００７４】データ転送シーケンス全体が図１４に示さ
れたタイミングによって同期化される。例えば、スキャ
ンラインの切り替えはＬＳＹＮＣ信号に同期する。

【００７５】なお、本発明は前記実施例に限定されるも
のではなく、特許請求の範囲の各項に定義された範囲内
で様々な実施態様を包含するものである。また、以上の
記載に基づいて、当業者は様々な変形を試みることが可
能であろうが、それらも本発明の範囲に包含されるもの
である。

【００７６】

【発明の効果】以上の説明から明らかなように、本発明
によれば、ラスター出力装置用のフルページビットマッ
プを作るためのフレームバッファに対する異方向スキャ
ン及び変換（回転）のためのコスト効率のよい装置及び
方法が実現される。

【図面の簡単な説明】

【図１】システムの全体構成を示す。

【図２】図１に示されたデバイスコントローラのハード
ウエア機能ブロック図を示す。

【図３】図２に示されたラスター装置インターフェイス
部及びフレームバッファのハードウエア機能ブロック図
を示す。

【図４】図３に示されたフレームバッファの詳細に示
す。

【図５】最初に計画されたスキャン方向のスキャンアウ
トのケースを示す。

【図６】最初に計画されたスキャン方向に対して垂直な
スキャン方向のスキャンアウトのケースを示す。

【図７】図３に示されたカラム調整コントローラ（バッ
ファ）のハードウエアブロック図を示す。

【図８】図３に示されたビット順調整コントローラのハ
ードウエアブロック図を示す。

【図９】図３に示されたバッファサイズ・スキャンアウ
トコントローラのハードウエアブロック図を示す。

【図１０】動作のフローチャートを示す。

【図１１】動作のフローチャートを示す。

【図１２】動作のフローチャートを示す。

【図１３】動作のフローチャートを示す。

【図１４】スキャンアウト動作のためのタイミング信号
の一部を示す。

【符号の説明】

６０，８２ゲート６１演算ユニット（ＡＵ）６２入力コントローラ６８，６９，７０，７１，７２，７４レジスタ８４，８６，８８，９０，９２，９４，９６レジスタ１０１ホストＣＰＵ（ホストコンピュータ）１０２バス１１０ラスター出力装置１１１デバイスコントローラ１１２ラスター装置エンジン２０１ローカルＣＰＵ２０３ホスト通信部２０５プログラムＥＰＲＯＭ（ＲＯＭ）２０７ＤＲＡＭ２０８フレームバッファ２０９ラスター装置インターフェイス部２５０ローカルバス３０１バッファサイズ・スキャンアウトコントローラ３０２アドレス・タイミングコントローラ３０４フレームバッファ３０５ＤＭＡ制御回路３０６エンジンコントロールインターフェイス部３０８データパスコントローラ３１０カラム調整コントローラ３１２シフト・ラスターＩ／Ｆ部３１４ビット順調整コントローラ３５１レジスタ３５２入力バッファ３５３ゲート３５４入力コントローラ３５５出力バッファ（＃０）３５６ビットパッキング部３５７出力バッファ（＃１）３５８ビット順コントローラ・出力バッファセレクタ３５９出力コントローラ４０１，４０８，４１０メモリセル４０４アドレススタック４０６フレームバッファマトリックス

Claims

【特許請求の範囲】

【請求項１】メモリセルマトリックスを有するフレー
ムバッファを具備し、該メモリセルマトリックスはＸ次
元に沿ったライン及びＹ次元に沿ったカラムからなり、
該フレームバッファは第１スキャン方向及び第２スキャ
ン方向にスキャンアウトされることが可能であり、該メ
モリセルは該第１スキャン方向に従ってスキャンアウト
された時に連続したリニアなアドレスシーケンスを持
ち、該第１スキャン方向を指示するための第１スキャン方向
信号を発生し、また該第２スキャン方向を指示するため
の第２スキャン方向信号を発生する方向指示手段、及
び、該第１スキャン方向信号に応答して該第１スキャン
方向のためのスキャンアドレスを発生し、また該第２ス
キャン方向信号に応答して該第２スキャン方向のための
スキャンアドレスを発生するアドレス発生手段を具備す
る、ラスター装置用フルページビットマップの作成装
置。
【請求項２】該Ｘ次元はＸのサイズを持ち、該Ｙ次元
はＹのサイズを持ち、該メモリセルのそれぞれはｎビッ
トであり、該メモリセルの全ビットは該第１スキャン方
向に対応した予め決められたビット順を有し、さらに、該第２スキャン方向に応じて該ビット順を調整
する第１調整手段を具備することを特徴とする、請求項
１記載のラスター装置用フルページビットマップの作成
装置。
【請求項３】該アドレス発生手段が、該連続したリニ
アアドレスシーケンス中のスキャンポジションを指示す
る第１ポジション指示手段、該Ｘのサイズを指示する第
１サイズ指示手段、及び該Ｙのサイズを指示する第２サ
イズ指示手段を具備することを特徴とする、請求項２記
載のラスター装置用フルページビットマップの作成装
置。
【請求項４】該アドレス発生手段が、該Ｘ次元におけ
るスキャンアウトされたサイズを指示する第３サイズ指
示手段、Ｙ次元におけるスキャンアウトされたサイズを
指示する第４サイズ指示手段、及び、該第１ポジション
手段と該第３及び第４サイズ指示手段を更新する手段を
具備することを特徴とする、請求項３記載のラスター装
置用フルページビットマップの作成装置。
【請求項５】該アドレス発生手段が、該フレームバッ
ファ内のスタートスキャンアドレスを指示する第２ポジ
ション指示手段を具備することを特徴とする、請求項４
記載のラスター装置用フルページビットマップの作成装
置。
【請求項６】該第１調整手段が該第２スキャン方向に
応じて該フレームバッファを９０゜回転することを特徴
とする、請求項２記載のラスター装置用フルページビッ
トマップの作成装置。
【請求項７】該第１調整手段が、少なくともｎライン
を有する第１調整用バッファ手段を具備し、該ｎライン
中の各ラインは少なくともｎビットポジションを有し、
該第１調整用バッファ手段の一つのライン中の該ｎビッ
トポジションは該フレームバッファ内のｎ個の別々のメ
モリセルからのｎビットを記憶することを特徴とする、
請求項２記載のラスター装置用フルページビットマップ
の作成装置。
【請求項８】該第１調整手段が、少なくともｎライン
を有する第２調整用バッファ手段を具備し、該各ライン
は少なくとも該Ｙと等しいサイズを持ち、該第２調整用
バッファ手段の１ラインは一つのカラム内の異なったメ
モリセルからのビットを同じビットポジションに記憶す
ることを特徴とする、請求項７記載のラスター装置用フ
ルページビットマップの作成装置。
【請求項９】該第１調整手段が、少なくとも二つの第
２調整用バッファ手段を具備し、該第２調整バッファ手
段のそれぞれは少なくとも該Ｙと等しいサイズを持つ少
なくともｎラインを有し、該該第２調整用バッファ内の
１ラインは１カラム中の別々のメモリセルからのビット
を同じビットポジションに記憶し、また、該第１調整手
段が該少なくとも二つの第２調整用バッファ手段を交互
に選択する手段を具備することを特徴とする、請求項７
記載のラスター装置用フルページビットマップの作成装
置
【請求項１０】該Ｘ次元に沿った第１及び第２のスキ
ャンシーケンスを指示する第１シーケンス指示手段を具
備することを特徴とする、請求項８記載のラスター装置
用フルページビットマップの作成装置。
【請求項１１】該第１シーケンス指示手段によって発
生した該第１及び第１のスキャンシーケンスに応じて該
ビット順を調整する第２調整手段を具備することを特徴
とする、請求項１０記載のラスター装置用フルページビ
ットマップの作成装置。
【請求項１２】該第２調整手段が該フレームバッファ
を１８０゜回転させることを特徴とする、請求項１１記
載のラスター装置用フルページビットマップの作成装
置。
【請求項１３】該第２調整手段が少なくともｎビット
ポジションを有するバッファ手段を具備し、該ｎビット
ポジションが、該Ｘ次元に沿った該第１スキャンシーケ
ンス及び該第２スキャンシーケンスに応じて２つの異な
ったビットポジション順を持つことを特徴とする、請求
項１１記載のラスター装置用フルページビットマップの
作成装置。
【請求項１４】該第１調整手段が、該Ｘ次元に沿った
該第１スキャンシーケンス及び該第２スキャンシーケン
スに応じて二つの異なったビットポジション順を持ち、
該第２調整手段が、該Ｘ次元に沿った該第１スキャンシ
ーケンス及び該第２スキャンシーケンスに応じて二つの
異なったライン順を持つことを特徴とする、請求項１０
記載のラスター装置用フルページビットマップの作成装
置。
【請求項１５】該アドレス発生手段が、該Ｘ次元に沿
った該第１スキャンシーケンス及び該第２スキャンシー
ケンスに応じて該スキャンアドレスを発生することを特
徴とする、請求項１０記載のラスター装置用フルページ
ビットマップの作成装置。
【請求項１６】該Ｙ次元に沿った第１スキャンシーケ
ンス及び第２スキャンシーケンスを指示する第２シーケ
ンス指示手段を具備することを特徴とする、請求項１５
記載のラスター装置用フルページビットマップの作成装
置。
【請求項１７】該アドレス発生手段が該Ｙ次元に沿っ
た該第１スキャンシーケンス及び該第２スキャンシーケ
ンスに応じて該スキャンアドレスを発生することを特徴
とする、請求項１６記載のラスター装置用フルページビ
ットマップの作成装置。
【請求項１８】該ラスター装置の動作ステータスを与
える手段を具備し、該方向指示手段が該動作ステータス
に応じて該第１スキャン方向信号及び該第２スキャン方
向信号を指示することを特徴とする、請求項２記載のラ
スター装置用フルページビットマップの作成装置。
【請求項１９】ペーパートレイのセット、及び該ペー
パートレイを選択する手段を具備し、該方向指示手段が該選択手段に応答して該第１スキャン
方向信号及び該第２スキャン方向信号を発生することを
特徴とする、請求項２記載のラスター装置用フルページ
ビットマップの作成装置。
【請求項２０】メモリセルのマトリックスを有するフ
レームバッファを具備し、該メモリセルマトリックスは
Ｘ次元とＹ次元からなり、該フレームバッファは第１ス
キャン方向及び第２スキャン方向にスキャンアウトされ
ることができ、該メモリセルは該第１スキャン方向に従
ってスキャンアウトされた時に連続したリニアなアドレ
スシーケンスを持ち、該メモリセルのそれぞれはｎビッ
トであり、該メモリセルの全ビットは該第１スキャン方
向に対応したビット順を持ち、該第１スキャン方向を指
示するための第１方向信号を発生し、該第２スキャン方
向を指示するための第２方向信号を発生する方向指示手
段、該フレームバッファからデータを受け取って該データを
ラスター装置へ与える手段、該第２方向信号に応答して該フレームバッファのカラム
を９０゜回転して該受け取って与える手段へ転送する第
１調整手段、及び該フレームバッファから該受け取って
与える手段へのデータ転送を制御する手段、を具備し、該制御手段は、該第１スキャン方向に応じて該フレーム
バッファから該データを、該受け取って与える手段へ直
接転送し、該第２スキャン方向に応じて該フレームバッ
ファから該データを、該受け取って与える手段へ該デー
タを転送することを特徴とする、ラスター装置用フルペ
ージビットマップの作成装置。
【請求項２１】該Ｘ次元に沿った第１スキャンシーケ
ンス及び第２スキャンシーケンスを指示するシーケンス
指示手段、及び、該Ｙ次元に沿った該第２スキャンシー
ケンスに応じて該フレームバッファを１８０゜回転し、
該データを該受け取って与える手段へ転送する第２調整
手段を具備し、該制御手段は、該第１スキャン方向に応じて該フレーム
バッファから該データを、該受け取って与える手段へ直
接転送し、該第２スキャン方向に応じて該フレームバッ
ファから該データを、該受け取って与える手段へ転送
し、該Ｘ次元に沿った該第２シーケンスに応じて該フレ
ームバッファから該データを該第２調整手段へ転送する
ことを特徴とする、請求項２０記載のラスター装置用フ
ルページビットマップの作成装置。
【請求項２２】Ｘ次元に沿ったラインとＹ次元に沿っ
たカラムからなるメモリセルのマトリックスを有し、第
１スキャン方向及び第２スキャン方向にスキャンアウト
されることができ、該メモリセルは該第１スキャン方向
に従ってスキャンアウトされた時に連続したリニアなア
ドレスシーケンスを持ってなる、ラスター装置用フルペ
ージビットマップの作成のためのフレームバッファとと
もに用いられ、該フレームバッファのスキャンアウトの
ための方法であって、該第１スキャン方向を指示するために第１スキャン方向
信号を発生し、該第２スキャン方向を指示するために第
２スキャン方向信号を発生するステップと、該第１スキ
ャン方向信号に応答して該第１スキャン方向のためのス
キャンアドレスを発生し、該第２スキャン方向信号に応
答して該第２スキャン方向のためのスキャンアドレスを
発生するステップとを具備することを特徴とする、フレ
ームバッファのスキャンアウト方法。
【請求項２３】該Ｘ次元がＸのサイズを持ち、該Ｙ次
元がＹのサイズを持ち、該メモリセルのそれぞれがｎビ
ットであり、該メモリセルの全ビットが該第１スキャン
方向に対応した予め決められたビット順を持ち、該第２スキャン方向に応じて該ビット順を調整するステ
ップを具備することを特徴とする、請求項２２記載のフ
レームバッファのスキャンアウト方法。
【請求項２４】該スキャンアドレスを発生するステッ
プが、該連続したリニアアドレスシーケンス中のスキャ
ンポジションを指示するステップ、該Ｘのサイズを指示
するステップ、及び該Ｙのサイズを指示するステップを
具備することを特徴とする、請求項２３記載のフレーム
バッファのスキャンアウト方法。
【請求項２５】該スキャンアドレスを発生するステッ
プが、該Ｘ次元においてスキャンアウトされたサイズを
指示するステップと、該Ｙ次元においてスキャンアウト
されたサイズを指示するステップとを具備することを特
徴とする、請求項２４記載のフレームバッファのスキャ
ンアウト方法。
【請求項２６】該スキャンアドレスを発生するステッ
プが、該フレームバッファ内のスタートスキャンアドレ
スを指示するステップを具備することを特徴とする、請
求項２５記載のフレームバッファのスキャンアウト方
法。
【請求項２７】該フレームバッファは少なくともｎラ
インを有する調整用バッファ手段を具備し、該ｎライン
の各ラインは少なくともｎビットポジションを持ち、該
調整のステップは該フレームバッファから該第１調整用
バッファ手段へデータを転送するステップを具備し、該
フレームバッファ内のｎ個の異なったメモリセルからの
ｎビットは該第１調整用バッファ手段の一つのライン中
の該ｎビットポジションへ転送されることを特徴とす
る、請求項２３記載のフレームバッファのスキャンアウ
ト方法。
【請求項２８】該調整のステップが、該フレームバッ
ファから第２調整用バッファへデータを転送するステッ
プを具備し、該第２調整用バッファが少なくともＹのサ
イズと等しいサイズのラインを少なくともｎ個有し、１
カラム内の異なったメモリセルからの同じビットポジシ
ョンのｎビットが該第２調整手段内の同一ラインへ転送
されることを特徴とする、請求項２７記載のフレームバ
ッファのスキャンアウト方法。
【請求項２９】該Ｘ次元に沿った第１スキャンシーケ
ンス及び第２スキャンシーケンスを指示するステップを
具備することを特徴とする、請求項２８記載のフレーム
バッファのスキャンアウト方法。
【請求項３０】該フレームバッファが少なくともｎビ
ットポジションを持つ第２調整手段を具備し、該フレー
ムバッファから第２調整用バッファへデータを転送する
ステップが、該Ｘ次元に沿った該第１及び第２スキャン
シーケンスの指示に反応することを特徴とする、請求項
２９記載のフレームバッファのスキャンアウト方法。
【請求項３１】該フレームバッファから第２調整用バ
ッファへデータを転送するステップが、該フレームバッ
ファから該第２調整用バッファへデータを、該Ｘ次元に
沿った該第１スキャンシーケンス及び該第２スキャンシ
ーケンスの指示に応じて二つの異なったビットポジショ
ン順で転送するステップを具備するとを特徴とする、請
求項３０記載のフレームバッファのスキャンアウト方
法。
【請求項３２】該第１調整手段が該Ｘ次元に沿った該
第１スキャンシーケンス及び該第２スキャンシーケンス
の指示に応じて二つの異なったビットポジション順を持
ち、該第２調整手段が該Ｘ次元に沿った該第１スキャン
シーケンス及び該第２スキャンシーケンスの指示に応じ
て二つの異なったライン順を持つことを特徴とする、請
求項２９記載のフレームバッファのスキャンアウト方
法。
【請求項３３】スキャンアドレスを発生するステップ
が、該Ｘ次元に沿った該第１スキャンシーケンス及び該
第２スキャンシーケンスの指示に反応することを特徴と
する、請求項２９記載のフレームバッファのスキャンア
ウト方法。
【請求項３４】該Ｙ次元に沿った第１スキャンシーケ
ンス及び第２スキャンシーケンスを指示するステップを
具備することを特徴とする、請求項３３記載のフレーム
バッファのスキャンアウト方法。
【請求項３５】スキャンアドレスを発生するステップ
が、該Ｙ次元に沿った該第１スキャンシーケンス及び該
第２スキャンシーケンスの指示に反応することを特徴と
する、請求項３４記載のフレームバッファのスキャンア
ウト方法。
【請求項３６】該ラスター装置の動作ステータスを与
えるステップを具備し、該第１スキャン方向信号及び
該第２スキャン方向信号を発生するステップが該動作ス
テータスを与えるステップに反応することを特徴とす
る、請求項２３記載のフレームバッファのスキャンアウ
ト方法。
【請求項３７】該フレームバッファ手段がペーパート
レイのセットを有し、該ペーパートレイを選択するス
テップをさらに具備し、該選択のステップに対して該第
１スキャン方向信号及び該第２スキャン信号を発生する
ステップが反応することを特徴とする、請求項２３記載
のフレームバッファのスキャンアウト方法。