JPH05304160A - 半導体装置およびその製法 - Google Patents
半導体装置およびその製法Info
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- JPH05304160A JPH05304160A JP11004892A JP11004892A JPH05304160A JP H05304160 A JPH05304160 A JP H05304160A JP 11004892 A JP11004892 A JP 11004892A JP 11004892 A JP11004892 A JP 11004892A JP H05304160 A JPH05304160 A JP H05304160A
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Abstract
(57)【要約】
【目的】 寄生容量をなくして素子の高速化を図ること
ができると共に、マスク数を減らして素子の微細化を容
易に達成することができるバイポーラトランジスタを有
する半導体装置およびその製法を提供する。 【構成】 基板上にエミッタ、コレクタおよびベースの
各領域が形成されたバイポーラトランジスタであって、
前記各領域が絶縁膜を介して基板上に横方向に形成され
ている。エミッタ領域およびコレクタ領域と、ベース領
域とはマスクを使用せずに、それぞれ電極と接続用の金
属膜の段差を利用したエッチバックにより形成されてい
る。
ができると共に、マスク数を減らして素子の微細化を容
易に達成することができるバイポーラトランジスタを有
する半導体装置およびその製法を提供する。 【構成】 基板上にエミッタ、コレクタおよびベースの
各領域が形成されたバイポーラトランジスタであって、
前記各領域が絶縁膜を介して基板上に横方向に形成され
ている。エミッタ領域およびコレクタ領域と、ベース領
域とはマスクを使用せずに、それぞれ電極と接続用の金
属膜の段差を利用したエッチバックにより形成されてい
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
法に関する。さらに詳しくは、寄生容量をなくして素子
の高速化を図ることができるとともにマスク数を減らし
て素子の微細化を容易に達成することができる自己整合
のバイポーラトランジスタを有する半導体装置およびそ
の製法に関する。
法に関する。さらに詳しくは、寄生容量をなくして素子
の高速化を図ることができるとともにマスク数を減らし
て素子の微細化を容易に達成することができる自己整合
のバイポーラトランジスタを有する半導体装置およびそ
の製法に関する。
【０００２】
【従来の技術】バイポーラトランジスタは、その高速性
および高駆動能力故に、現在、種々の用途に用いられ、
ディスクリートとしてまたはＩＣやＬＳＩの中に形成さ
れている。従来のＩＣなどに組み込まれたバイポーラト
ランジスタ部分の断面構造を図８に示す。
および高駆動能力故に、現在、種々の用途に用いられ、
ディスクリートとしてまたはＩＣやＬＳＩの中に形成さ
れている。従来のＩＣなどに組み込まれたバイポーラト
ランジスタ部分の断面構造を図８に示す。
【０００３】図８は通常の横型バイポーラトランジスタ
部分の構造図で、ｐ型半導体基板11上にｎ型エピタキシ
ャル層が形成されコレクタ領域12とし、その表面に拡散
またはイオン注入法によりｐ- 型のベース領域13、ｎ+
型のエミッタ領域14が形成され、ベース領域13の電極取
り出し部分にはｐ+ 型の高濃度領域15が形成されてい
る。また、コレクタ領域12となるエピタキシャル層と半
導体基板11との境界にはコレクタ寄生抵抗を防止するた
めの埋込層16が形成され、このトランジスタ部分を他の
領域と電気的に分離するためのアイソレーション17が両
側に形成されている。基板の表面にはＳｉＯ2 などの保
護膜18が形成され、各素子を分離するための厚い酸化膜
のフィールド絶縁膜19が形成されている。コレクタ領域
12およびエミッタ領域14との電極接続は薄いエミッタ拡
散層を形成するため、半導体領域との接続部分に多結晶
シリコンで形成されたコンタクト電極21、22がそれぞれ
形成され、さらに絶縁膜20を介してＡｌなどでコレクタ
電極23、ベース電極24、エミッタ電極25がそれぞれ形成
されている。
部分の構造図で、ｐ型半導体基板11上にｎ型エピタキシ
ャル層が形成されコレクタ領域12とし、その表面に拡散
またはイオン注入法によりｐ- 型のベース領域13、ｎ+
型のエミッタ領域14が形成され、ベース領域13の電極取
り出し部分にはｐ+ 型の高濃度領域15が形成されてい
る。また、コレクタ領域12となるエピタキシャル層と半
導体基板11との境界にはコレクタ寄生抵抗を防止するた
めの埋込層16が形成され、このトランジスタ部分を他の
領域と電気的に分離するためのアイソレーション17が両
側に形成されている。基板の表面にはＳｉＯ2 などの保
護膜18が形成され、各素子を分離するための厚い酸化膜
のフィールド絶縁膜19が形成されている。コレクタ領域
12およびエミッタ領域14との電極接続は薄いエミッタ拡
散層を形成するため、半導体領域との接続部分に多結晶
シリコンで形成されたコンタクト電極21、22がそれぞれ
形成され、さらに絶縁膜20を介してＡｌなどでコレクタ
電極23、ベース電極24、エミッタ電極25がそれぞれ形成
されている。
【０００４】
【発明が解決しようとする課題】しかしながら、前述し
た従来のバイポーラトランジスタにおいては、トランジ
スタ部分と基板部分とが完全に分離されていないため、
寄生容量、寄生抵抗などが発生し、素子の高速性を妨げ
るという問題がある。また、ベース領域を形成するため
のマスクとエミッタ領域およびコレクタ領域を形成する
ためのマスクとを別々に用意する必要があり、さらにこ
れらのマスクのアラインメントマージンを見込む必要が
あるため、素子の微細化を図ることが困難であるという
問題がある。
た従来のバイポーラトランジスタにおいては、トランジ
スタ部分と基板部分とが完全に分離されていないため、
寄生容量、寄生抵抗などが発生し、素子の高速性を妨げ
るという問題がある。また、ベース領域を形成するため
のマスクとエミッタ領域およびコレクタ領域を形成する
ためのマスクとを別々に用意する必要があり、さらにこ
れらのマスクのアラインメントマージンを見込む必要が
あるため、素子の微細化を図ることが困難であるという
問題がある。
【０００５】さらに、横方向の素子と素子を分離するＬ
ＯＣＯＳ構造を要するため、素子の分離幅が大きいとい
う問題もある。
ＯＣＯＳ構造を要するため、素子の分離幅が大きいとい
う問題もある。
【０００６】本発明は、叙上の事情に鑑み、前記従来技
術の有する欠点が解消されたバイポーラトランジスタを
提供することを目的とする。すなわち、本発明の目的
は、素子の高速化が可能であり、かつ素子の微細化を容
易に達成することができるバイポーラトランジスタを提
供することである。
術の有する欠点が解消されたバイポーラトランジスタを
提供することを目的とする。すなわち、本発明の目的
は、素子の高速化が可能であり、かつ素子の微細化を容
易に達成することができるバイポーラトランジスタを提
供することである。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
基板上にエミッタ、ベースおよびコレクタの各領域が形
成されたバイポーラトランジスタを有する半導体装置で
あって、前記各領域が絶縁基板上に直接横方向に形成さ
れてなるバイポーラトランジスタを有することを特徴と
している。
基板上にエミッタ、ベースおよびコレクタの各領域が形
成されたバイポーラトランジスタを有する半導体装置で
あって、前記各領域が絶縁基板上に直接横方向に形成さ
れてなるバイポーラトランジスタを有することを特徴と
している。
【０００８】また本発明の半導体装置の製法は、（ａ）
絶縁基板上にエミッタ領域およびコレクタ領域にそれぞ
れ電気的に接続される金属膜が対向して形成され、
（ｂ）該絶縁基板上に第１導電型の半導体層が形成さ
れ、エッチバックにより前記金属膜の対向面にエミッタ
領域およびコレクタ領域が形成され、（ｃ）該絶縁基板
上に第２導電型の半導体層が形成され、エッチバックに
より前記エミッタ領域およびコレクタ領域の対向部分の
みに前記第２導電型の半導体層を残してベース領域が形
成され、（ｄ）該絶縁基板の表面に絶縁膜が形成され、
各領域の電極が形成されてバイポーラトランジスタが構
成されてなることを特徴としている。
絶縁基板上にエミッタ領域およびコレクタ領域にそれぞ
れ電気的に接続される金属膜が対向して形成され、
（ｂ）該絶縁基板上に第１導電型の半導体層が形成さ
れ、エッチバックにより前記金属膜の対向面にエミッタ
領域およびコレクタ領域が形成され、（ｃ）該絶縁基板
上に第２導電型の半導体層が形成され、エッチバックに
より前記エミッタ領域およびコレクタ領域の対向部分の
みに前記第２導電型の半導体層を残してベース領域が形
成され、（ｄ）該絶縁基板の表面に絶縁膜が形成され、
各領域の電極が形成されてバイポーラトランジスタが構
成されてなることを特徴としている。
【０００９】
【作用】本発明のバイポーラトランジスタにおいては基
板と素子部分とが絶縁膜により完全に分離されているの
で、寄生容量がなくなる。
板と素子部分とが絶縁膜により完全に分離されているの
で、寄生容量がなくなる。
【００１０】また、エミッタ領域およびコレクタ領域
と、ベース領域とをそれぞれエッチバックで形成してい
るため、これら領域を形成するためのマスクが不要でマ
スク数を減らすことができると共に、マスクによるアラ
イメントマージンを見込む必要がなく、微細化を図れ
る。
と、ベース領域とをそれぞれエッチバックで形成してい
るため、これら領域を形成するためのマスクが不要でマ
スク数を減らすことができると共に、マスクによるアラ
イメントマージンを見込む必要がなく、微細化を図れ
る。
【００１１】
【実施例】以下、添付図面を参照しつつ本発明のバイポ
ーラトランジスタ部分を詳細に説明する。
ーラトランジスタ部分を詳細に説明する。
【００１２】図１は本発明の半導体装置のバイポーラト
ランジスタ部分の一実施例の断面説明図である。図１に
おいて、１はシリコンなどからなる半導体基板であり、
該半導体基板１上にシリコン酸化膜、シリコンチッ化膜
などの絶縁膜２が形成され絶縁基板としている。絶縁膜
２上には第１導電型の半導体層で形成されたエミッタ領
域４ａ、コレクタ領域４ｂが形成され、さらにそのあい
だには第２導電型の半導体層でベース領域５ａが形成さ
れると共に、エミッタ領域４ａ、コレクタ領域４ｂとそ
れぞれ電気的接続された金属膜３ａ、３ｂが形成されて
いる。これらの上に保護膜９が形成され、コンタクトホ
ールを形成してエミッタ電極６、ベース電極７、コレク
タ電極８がそれぞれ形成され、バイポーラトランジスタ
部分が構成されている。
ランジスタ部分の一実施例の断面説明図である。図１に
おいて、１はシリコンなどからなる半導体基板であり、
該半導体基板１上にシリコン酸化膜、シリコンチッ化膜
などの絶縁膜２が形成され絶縁基板としている。絶縁膜
２上には第１導電型の半導体層で形成されたエミッタ領
域４ａ、コレクタ領域４ｂが形成され、さらにそのあい
だには第２導電型の半導体層でベース領域５ａが形成さ
れると共に、エミッタ領域４ａ、コレクタ領域４ｂとそ
れぞれ電気的接続された金属膜３ａ、３ｂが形成されて
いる。これらの上に保護膜９が形成され、コンタクトホ
ールを形成してエミッタ電極６、ベース電極７、コレク
タ電極８がそれぞれ形成され、バイポーラトランジスタ
部分が構成されている。
【００１３】前述の説明では、絶縁基板として半導体基
板上にシリコン酸化膜などの絶縁膜を形成した例で説明
したが、このような半導体基板を使用すると他の素子と
共にＩＣを形成するばあいに便利であるが、その他にガ
ラス基板、サファイヤなどの絶縁基板を使用してその上
に半導体層を形成することもできる。
板上にシリコン酸化膜などの絶縁膜を形成した例で説明
したが、このような半導体基板を使用すると他の素子と
共にＩＣを形成するばあいに便利であるが、その他にガ
ラス基板、サファイヤなどの絶縁基板を使用してその上
に半導体層を形成することもできる。
【００１４】また、半導体層としては、ポリシリコンな
どの多結晶半導体層や炭化ケイ素（ＳｉＣ）層などを使
用すればＣＶＤ法で容易に絶縁基板上に形成することが
できる。この半導体層の厚さは金属膜３ａ、３ｂとほぼ
同じ厚さに形成されるが、２〜３μｍの厚さであれば、
幅が１〜２μｍとなり、トランジスタの動作領域として
充分である。またベース領域の幅は0.5 〜２μｍ位にな
るように形成するのがトランジスタの特性上から好まし
い。
どの多結晶半導体層や炭化ケイ素（ＳｉＣ）層などを使
用すればＣＶＤ法で容易に絶縁基板上に形成することが
できる。この半導体層の厚さは金属膜３ａ、３ｂとほぼ
同じ厚さに形成されるが、２〜３μｍの厚さであれば、
幅が１〜２μｍとなり、トランジスタの動作領域として
充分である。またベース領域の幅は0.5 〜２μｍ位にな
るように形成するのがトランジスタの特性上から好まし
い。
【００１５】さらに、金属膜３ａ、３ｂはエミッタ領域
４ａ、コレクタ領域４ｂからそれぞれ電気的に外部端子
に接続するためのものであるが、あとの熱処理温度（10
00℃以上）に耐えるものである必要があり、タングステ
ンやチタンなどの高融点金属であることが望ましい。
４ａ、コレクタ領域４ｂからそれぞれ電気的に外部端子
に接続するためのものであるが、あとの熱処理温度（10
00℃以上）に耐えるものである必要があり、タングステ
ンやチタンなどの高融点金属であることが望ましい。
【００１６】この構成にすることにより、絶縁基板上に
完全に隔離してバイポーラトランジスタを構成すること
ができ、寄生容量のない高特性の素子がえられる。
完全に隔離してバイポーラトランジスタを構成すること
ができ、寄生容量のない高特性の素子がえられる。
【００１７】この半導体装置のバイポーラトランジスタ
部分の製法について説明する。
部分の製法について説明する。
【００１８】まず絶縁基板１、２上にエミッタ領域４
ａ、コレクタ領域４ｂとそれぞれ電気的に接続される金
属膜３ａ、３ｂが形成される。具体的には全面に金属膜
を形成し、エミッタ、ベース、コレクタの各領域形成場
所をエッチング除去することにより金属膜３ａ、３ｂが
対向して形成されるが、別々に形成するなど、他の方法
で形成されてもよい。
ａ、コレクタ領域４ｂとそれぞれ電気的に接続される金
属膜３ａ、３ｂが形成される。具体的には全面に金属膜
を形成し、エミッタ、ベース、コレクタの各領域形成場
所をエッチング除去することにより金属膜３ａ、３ｂが
対向して形成されるが、別々に形成するなど、他の方法
で形成されてもよい。
【００１９】つぎに、対向した金属膜３ａ、３ｂの間隙
および金属膜３ａ、３ｂ上に第１導電型の半導体層を形
成し、エッチバックをすることにより断面が1/4 円形状
のサイドウォールの形で半導体層が金属膜３ａ、３ｂの
対向面側に形成され、エミッタ領域４ａ、コレクタ領域
４ｂがそれぞれ形成される。
および金属膜３ａ、３ｂ上に第１導電型の半導体層を形
成し、エッチバックをすることにより断面が1/4 円形状
のサイドウォールの形で半導体層が金属膜３ａ、３ｂの
対向面側に形成され、エミッタ領域４ａ、コレクタ領域
４ｂがそれぞれ形成される。
【００２０】さらに第２導電型の半導体層をエミッタ領
域４ａとコレクタ領域４ｂの間隙および金属膜３ａ、３
ｂ上に形成し、再度エッチバックすることにより、エミ
ッタ領域４ａとコレクタ領域４ｂとのあいだにのみ第２
導電型の半導体層のベース領域５ａが形成される。
域４ａとコレクタ領域４ｂの間隙および金属膜３ａ、３
ｂ上に形成し、再度エッチバックすることにより、エミ
ッタ領域４ａとコレクタ領域４ｂとのあいだにのみ第２
導電型の半導体層のベース領域５ａが形成される。
【００２１】つぎに、絶縁膜が全面に形成され、エミッ
タ電極６、ベース電極７、コレクタ電極８がそれぞれ形
成されることにより本発明の半導体装置のトランジスタ
部分が形成される。エミッタ電極６およびコレクタ電極
８はそれぞれ金属膜３ａ、３ｂと接続させることによ
り、狭いエミッタ領域４ａ、コレクタ領域４ｂに直接コ
ンタクトをとる必要がなく、簡単に信頼性良く形成され
る。
タ電極６、ベース電極７、コレクタ電極８がそれぞれ形
成されることにより本発明の半導体装置のトランジスタ
部分が形成される。エミッタ電極６およびコレクタ電極
８はそれぞれ金属膜３ａ、３ｂと接続させることによ
り、狭いエミッタ領域４ａ、コレクタ領域４ｂに直接コ
ンタクトをとる必要がなく、簡単に信頼性良く形成され
る。
【００２２】ここで絶縁基板、半導体層および金属膜は
前述のような材料を使用できるが、金属膜３ａ、３ｂの
形成法はスパッタリング法、蒸着法やＭＯＣＶＤ法など
の方法で形成でき、またエッチングはリソグラフィ工程
により材料に応じたエッチング液やＲＩＥ法、イオンミ
リングなどの既知の方法により行われる。
前述のような材料を使用できるが、金属膜３ａ、３ｂの
形成法はスパッタリング法、蒸着法やＭＯＣＶＤ法など
の方法で形成でき、またエッチングはリソグラフィ工程
により材料に応じたエッチング液やＲＩＥ法、イオンミ
リングなどの既知の方法により行われる。
【００２３】さらに、半導体層の形成法もＣＶＤ法など
の既知の方法で形成でき、エッチバックはＲＩＥ法など
のエッチング法により行われる。他の絶縁膜形成や電極
膜形成も従来技術の使用により行われる。
の既知の方法で形成でき、エッチバックはＲＩＥ法など
のエッチング法により行われる。他の絶縁膜形成や電極
膜形成も従来技術の使用により行われる。
【００２４】実施例１ つぎに、本発明のバイポーラトランジスタ部分の具体的
製法例を図２〜７に基づき説明する。
製法例を図２〜７に基づき説明する。
【００２５】まず、シリコン基板１上にＬＰ−ＣＶＤ装
置を用いて、ＴＥＯＳ（Ｓｉ（ＯＣ2 Ｈ5 ）4 ）を80sc
cmの流量で該装置内に導入し、750 ℃、１Torrの条件下
でシリコン酸化膜２を堆積させる。さらに該シリコン酸
化膜２の上にスパッタ法によりタングステン膜を堆積さ
せる。ついで、該タングステン膜の上にフォトレジスト
膜を塗布し、１枚目のマスクでパターニングして、タン
グステン膜の開口部10を形成する（図２参照）。
置を用いて、ＴＥＯＳ（Ｓｉ（ＯＣ2 Ｈ5 ）4 ）を80sc
cmの流量で該装置内に導入し、750 ℃、１Torrの条件下
でシリコン酸化膜２を堆積させる。さらに該シリコン酸
化膜２の上にスパッタ法によりタングステン膜を堆積さ
せる。ついで、該タングステン膜の上にフォトレジスト
膜を塗布し、１枚目のマスクでパターニングして、タン
グステン膜の開口部10を形成する（図２参照）。
【００２６】つぎに、図３に示すようにｎ型のポリシリ
コン（多結晶シリコン）層４をＬＰ−ＣＶＤ装置でＳｉ
Ｈ4 120 sccm、ＰＨ3 50sccm、650 ℃および0.2 Torrの
条件下で全面に堆積させた。ついで、ＲＩＥ法により、
前記ポリシリコン層をエッチバックし、タングステン膜
の開口部の両側部に図４に示されるような断面が1/4円
形状のサイドウォール４ａ、４ｂが残る程度にｎ型ポリ
シリコン層を除去した。そののち、ｐ型のポリシリコン
層５をＬＰ−ＣＶＤ装置でＳｉＨ4 120 sccm、Ｂ2 Ｈ6
50sccm、650 ℃および0.2 Torrの条件下で全面に堆積さ
せた。
コン（多結晶シリコン）層４をＬＰ−ＣＶＤ装置でＳｉ
Ｈ4 120 sccm、ＰＨ3 50sccm、650 ℃および0.2 Torrの
条件下で全面に堆積させた。ついで、ＲＩＥ法により、
前記ポリシリコン層をエッチバックし、タングステン膜
の開口部の両側部に図４に示されるような断面が1/4円
形状のサイドウォール４ａ、４ｂが残る程度にｎ型ポリ
シリコン層を除去した。そののち、ｐ型のポリシリコン
層５をＬＰ−ＣＶＤ装置でＳｉＨ4 120 sccm、Ｂ2 Ｈ6
50sccm、650 ℃および0.2 Torrの条件下で全面に堆積さ
せた。
【００２７】ついで、ＲＩＥ法によりｐ型ポリシリコン
層を、前記エッチバック工程で残したｎ型ポリシリコン
層のあいだをうめて前記タングステンと略同一レベルに
なる程度にエッチングする。そののち、ＬＰ−ＣＶＤ装
置を用いて、ＴＥＯＳを80sccmの流量で該装置内に導入
し、750 ℃、１Torrの条件下シリコン酸化膜９を全面に
堆積させた。
層を、前記エッチバック工程で残したｎ型ポリシリコン
層のあいだをうめて前記タングステンと略同一レベルに
なる程度にエッチングする。そののち、ＬＰ−ＣＶＤ装
置を用いて、ＴＥＯＳを80sccmの流量で該装置内に導入
し、750 ℃、１Torrの条件下シリコン酸化膜９を全面に
堆積させた。
【００２８】最後に、ＲＩＥ法によりコンタクトホール
を形成し、エミッタ電極６、ベース電極７およびコレク
タ電極８を形成することにより、バイポーラトランジス
タ部分が完成した。
を形成し、エミッタ電極６、ベース電極７およびコレク
タ電極８を形成することにより、バイポーラトランジス
タ部分が完成した。
【００２９】
【発明の効果】以上説明したとおり、本発明の半導体装
置のバイポーラトランジスタにおいては、基板と素子部
分とが絶縁材により完全に分離されているので、寄生容
量や寄生抵抗などがなくなり、素子の高速化を図ること
ができる。また、エミッタ領域およびコレクタ領域と、
ベース領域とを電極との接続用の金属膜の段差を利用し
たエッチバックにより形成しているので、エミッタ、コ
レクタ領域やベース領域を形成するためのマスクが不要
で、マスク数を減らすことができ、素子の微細化を容易
に達成することができる。
置のバイポーラトランジスタにおいては、基板と素子部
分とが絶縁材により完全に分離されているので、寄生容
量や寄生抵抗などがなくなり、素子の高速化を図ること
ができる。また、エミッタ領域およびコレクタ領域と、
ベース領域とを電極との接続用の金属膜の段差を利用し
たエッチバックにより形成しているので、エミッタ、コ
レクタ領域やベース領域を形成するためのマスクが不要
で、マスク数を減らすことができ、素子の微細化を容易
に達成することができる。
【図１】本発明の半導体装置のバイポーラトランジスタ
部分の一実施例の断面図である。
部分の一実施例の断面図である。
【図２】本発明のバイポーラトランジスタ部分の一実施
例の工程断面図である。
例の工程断面図である。
【図３】本発明のバイポーラトランジスタ部分の一実施
例の工程断面図である。
例の工程断面図である。
【図４】本発明のバイポーラトランジスタ部分の一実施
例の工程断面図である。
例の工程断面図である。
【図５】本発明のバイポーラトランジスタ部分の一実施
例の工程断面図である。
例の工程断面図である。
【図６】本発明のバイポーラトランジスタ部分の一実施
例の工程断面図である。
例の工程断面図である。
【図７】本発明のバイポーラトランジスタ部分の一実施
例の工程断面図である。
例の工程断面図である。
【図８】従来のバイポーラトランジスタの断面説明図で
ある。
ある。
１ シリコン基板 ２ 絶縁膜 ３ａ、３ｂ 金属膜 ４ａ エミッタ領域 ４ｂ コレクタ領域 ５ａ ベース領域
Claims (4)
- 【請求項１】 基板上にエミッタ、ベースおよびコレク
タの各領域が形成されたバイポーラトランジスタを有す
る半導体装置であって、前記各領域が絶縁基板上に直接
横方向に形成されてなるバイポーラトランジスタを有す
る半導体装置。 - 【請求項２】 前記エミッタ領域およびコレクタ領域が
第１導電型のポリシリコンで形成され、前記ベース領域
が第２導電型のポリシリコンで形成されてなる請求項１
記載の半導体装置。 - 【請求項３】 （ａ）絶縁基板上にエミッタ領域および
コレクタ領域にそれぞれ電気的に接続される金属膜が対
向して形成され、（ｂ）該絶縁基板上に第１導電型の半
導体層が形成され、エッチバックにより前記金属膜の対
向面にエミッタ領域およびコレクタ領域が形成され、
（ｃ）該絶縁基板上に第２導電型の半導体層が形成さ
れ、エッチバックにより前記エミッタ領域およびコレク
タ領域の対向部分のみに前記第２導電型の半導体層を残
してベース領域が形成され、（ｄ）該絶縁基板の表面に
絶縁膜が形成され、各領域の電極が形成されてバイポー
ラトランジスタが構成されてなる半導体装置の製法。 - 【請求項４】 前記トランジスタのエミッタ電極および
コレクタ電極が前記絶縁基板上に形成された金属膜に接
続され、該金属膜を介して前記エミッタ領域およびコレ
クタ領域と接続されるように形成される請求項３記載の
半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11004892A JPH05304160A (ja) | 1992-04-28 | 1992-04-28 | 半導体装置およびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11004892A JPH05304160A (ja) | 1992-04-28 | 1992-04-28 | 半導体装置およびその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304160A true JPH05304160A (ja) | 1993-11-16 |
Family
ID=14525788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11004892A Pending JPH05304160A (ja) | 1992-04-28 | 1992-04-28 | 半導体装置およびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05304160A (ja) |
-
1992
- 1992-04-28 JP JP11004892A patent/JPH05304160A/ja active Pending
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