JPH05299580A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05299580A JPH05299580A JP4106600A JP10660092A JPH05299580A JP H05299580 A JPH05299580 A JP H05299580A JP 4106600 A JP4106600 A JP 4106600A JP 10660092 A JP10660092 A JP 10660092A JP H05299580 A JPH05299580 A JP H05299580A
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- semiconductor device
- dielectric film
- dielectric
- dielectric constant
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
(57)【要約】
【目的】 比誘電率の高い材料を誘電体膜として用いる
ことにより、誘電体膜が薄膜化されても高い誘電率を保
持できるようにする。 【構成】 Ｓｉ基板上に、ｎ型拡散層１３、ゲート電極
１１、ＳｉＯ2絶縁膜１２、ビット線１４が形成され、
その上に、ＢａＴｉＮ2からなる薄膜の強誘電体膜２１
が成膜されている。また、プレート電極５１としてアル
ミニウム薄膜が形成され、さらに最上部の保護膜として
ＳｉＯ2膜６１が形成されている。このように、ＢａＴ
ｉＮ2からなる誘電体膜２１をＤＲＡＭ，ＦＲＡＭの容
量素子として用いると、メモリの高集積化、高速化、低
価格化及び高信頼性化を達成することができる。
ことにより、誘電体膜が薄膜化されても高い誘電率を保
持できるようにする。 【構成】 Ｓｉ基板上に、ｎ型拡散層１３、ゲート電極
１１、ＳｉＯ2絶縁膜１２、ビット線１４が形成され、
その上に、ＢａＴｉＮ2からなる薄膜の強誘電体膜２１
が成膜されている。また、プレート電極５１としてアル
ミニウム薄膜が形成され、さらに最上部の保護膜として
ＳｉＯ2膜６１が形成されている。このように、ＢａＴ
ｉＮ2からなる誘電体膜２１をＤＲＡＭ，ＦＲＡＭの容
量素子として用いると、メモリの高集積化、高速化、低
価格化及び高信頼性化を達成することができる。
Description
【０００１】
【産業上の利用分野】本発明は、誘電体膜に窒化物を用
いた半導体装置、および該半導体装置の製造方法に関す
るものである。
いた半導体装置、および該半導体装置の製造方法に関す
るものである。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（以下、ＤＲＡＭという）はコンピュータの記憶素子と
して記憶容量が大きく高速であることから近年精力的に
研究され、より高速高集積化が進んでいる。図８、図９
は従来のＤＲＡＭのメモリセル部を模式的に示したもの
である。ＤＲＡＭについての詳細な技術は、例えばサイ
エンスフォーラム社発行の「最新版超ＬＳＩプロセスデ
ータハンドブック（赤坂洋一他３名編集）」に詳細が述
べられている。
（以下、ＤＲＡＭという）はコンピュータの記憶素子と
して記憶容量が大きく高速であることから近年精力的に
研究され、より高速高集積化が進んでいる。図８、図９
は従来のＤＲＡＭのメモリセル部を模式的に示したもの
である。ＤＲＡＭについての詳細な技術は、例えばサイ
エンスフォーラム社発行の「最新版超ＬＳＩプロセスデ
ータハンドブック（赤坂洋一他３名編集）」に詳細が述
べられている。
【０００３】図８および図９に示すように、メモリセル
はＭＯＳトランジスタ８１とコンデンサ８２がそれぞれ
１個ずつ１組となって構成され、コンデンサ８２に蓄積
された電荷の量によって１ビットのデータを記憶する。
ＭＯＳトランジスタ８１のゲート電極９１はワード線８
３に接続され、さらにワード線８３は周辺回路のＸ又は
Ｙデコーダドライバに連結されている。また、ＭＯＳト
ランジスタ８１のドレイン電極はビット線８４，９２に
接続され、更にビット線８４，９２はセンスアンプ８
５、読み出し回路８６、書き込み回路８７等の周辺回路
に接続されている。また、ドレイン電極はコンデンサ８
２の一方の電極に接続されており、もう一方の電極は各
ビット共通のプレート線９３に接続されている。
はＭＯＳトランジスタ８１とコンデンサ８２がそれぞれ
１個ずつ１組となって構成され、コンデンサ８２に蓄積
された電荷の量によって１ビットのデータを記憶する。
ＭＯＳトランジスタ８１のゲート電極９１はワード線８
３に接続され、さらにワード線８３は周辺回路のＸ又は
Ｙデコーダドライバに連結されている。また、ＭＯＳト
ランジスタ８１のドレイン電極はビット線８４，９２に
接続され、更にビット線８４，９２はセンスアンプ８
５、読み出し回路８６、書き込み回路８７等の周辺回路
に接続されている。また、ドレイン電極はコンデンサ８
２の一方の電極に接続されており、もう一方の電極は各
ビット共通のプレート線９３に接続されている。
【０００４】このコンデンサの容量は、α線によって作
り出される電荷によるエラー（ソフトエラーと呼ばれ
る）に対する耐性を備えるために、１００ｆＣ以上の電
荷が蓄積されていなければならない。仮に電源電圧３Ｖ
でプレート電極に１／２Ｖｃｃ＝１.５Ｖの電圧が印加
されていたとすると、コンデンサには６０ｆＦ以上の容
量が必要となる。
り出される電荷によるエラー（ソフトエラーと呼ばれ
る）に対する耐性を備えるために、１００ｆＣ以上の電
荷が蓄積されていなければならない。仮に電源電圧３Ｖ
でプレート電極に１／２Ｖｃｃ＝１.５Ｖの電圧が印加
されていたとすると、コンデンサには６０ｆＦ以上の容
量が必要となる。
【０００５】コンデンサの容量は絶縁膜の比誘電率及び
コンデンサの電極面積に比例し、絶縁膜の膜厚に反比例
するので、コンデンサの容量を大きくするためには電極
の表面積を大きくし、絶縁膜の膜厚を薄くし、誘電率の
大きな絶縁膜を用いる必要がある。しかし、高集積化Ｄ
ＲＡＭにおいてはメモリセル１個当りの占める表面積が
縮小し、これまで用いられてきた技術では充分なコンデ
ンサの電極面積を得ることが困難になってきている。そ
のため表面積を増すための研究が行われている。例えば
１９９１ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅ
ｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉ
ｃａｌ Ｐａｐｅｒｓ Ｐ７−Ｐ１３に記載されている
ように、複雑なプロセスを経て表面積を増大することが
図られているが、絶縁膜の膜厚は絶縁破壊電界強度との
兼ね合いで絶縁膜の薄膜化には限界がある。
コンデンサの電極面積に比例し、絶縁膜の膜厚に反比例
するので、コンデンサの容量を大きくするためには電極
の表面積を大きくし、絶縁膜の膜厚を薄くし、誘電率の
大きな絶縁膜を用いる必要がある。しかし、高集積化Ｄ
ＲＡＭにおいてはメモリセル１個当りの占める表面積が
縮小し、これまで用いられてきた技術では充分なコンデ
ンサの電極面積を得ることが困難になってきている。そ
のため表面積を増すための研究が行われている。例えば
１９９１ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅ
ｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉ
ｃａｌ Ｐａｐｅｒｓ Ｐ７−Ｐ１３に記載されている
ように、複雑なプロセスを経て表面積を増大することが
図られているが、絶縁膜の膜厚は絶縁破壊電界強度との
兼ね合いで絶縁膜の薄膜化には限界がある。
【０００６】一方、例えば「第８回強誘電体応用会議講
演予稿集」の第３頁〜第２９頁に記載されているよう
に、絶縁膜として比誘電率の大きな物質を用いる研究が
進められている。比誘電率の大きな物質としてはＴａ2
Ｏ5，ＴｉＯ2で２０から１００程度であり、さらにそれ
以上の物質としてはＰｂ（ＺｒＴｉ）Ｏ3，（ＰｂＬ
ａ）（ＺｒＴｉ）Ｏ3，ＢａＴｉＯ3，ＳｒＴｉＯ3など
のペロブスカイト型の結晶構造をもつ強誘電体が知られ
ている。
演予稿集」の第３頁〜第２９頁に記載されているよう
に、絶縁膜として比誘電率の大きな物質を用いる研究が
進められている。比誘電率の大きな物質としてはＴａ2
Ｏ5，ＴｉＯ2で２０から１００程度であり、さらにそれ
以上の物質としてはＰｂ（ＺｒＴｉ）Ｏ3，（ＰｂＬ
ａ）（ＺｒＴｉ）Ｏ3，ＢａＴｉＯ3，ＳｒＴｉＯ3など
のペロブスカイト型の結晶構造をもつ強誘電体が知られ
ている。
【０００７】強誘電体には、自発分極と呼ばれる、外部
より電界を印加せずとも物質中に分極を有する現象があ
る。この自発分極をメモリとして用いる強誘電体メモリ
に関する技術は、特開昭６３−２０１９９８号公報、特
開昭６４−６６８９７公報、特開平１−１５８６９１号
公報に記載されている。このメモリセルは１個のトラン
ジスタと１個の強誘電体容量素子により構成されている
ので、強誘電体の残留分極を生じることを利用して記憶
状態を不揮発的に保持することが出来る。以下このよう
なメモリを強誘電体メモリ（以下、ＦＲＡＭという）と
呼びＤＲＡＭと区別する。
より電界を印加せずとも物質中に分極を有する現象があ
る。この自発分極をメモリとして用いる強誘電体メモリ
に関する技術は、特開昭６３−２０１９９８号公報、特
開昭６４−６６８９７公報、特開平１−１５８６９１号
公報に記載されている。このメモリセルは１個のトラン
ジスタと１個の強誘電体容量素子により構成されている
ので、強誘電体の残留分極を生じることを利用して記憶
状態を不揮発的に保持することが出来る。以下このよう
なメモリを強誘電体メモリ（以下、ＦＲＡＭという）と
呼びＤＲＡＭと区別する。
【０００８】
【発明が解決しようとする課題】ペロブスカイト型誘電
体は、Ｊａｐａｎｅｓｅ Ｊｏｕｒ． ｏｆ Ａｐｐ
ｌ．Ｐｈｙｓｉｃｓ Ｖｏｌ．３０ Ｎｏ．９Ｂ Ｓｅ
ｐ．１９９１に記載されているように、蒸着法、スパッ
タ法、プラズマ酸化法、ＭＯＣＶＤ法などによって形成
されている。
体は、Ｊａｐａｎｅｓｅ Ｊｏｕｒ． ｏｆ Ａｐｐ
ｌ．Ｐｈｙｓｉｃｓ Ｖｏｌ．３０ Ｎｏ．９Ｂ Ｓｅ
ｐ．１９９１に記載されているように、蒸着法、スパッ
タ法、プラズマ酸化法、ＭＯＣＶＤ法などによって形成
されている。
【０００９】上記従来技術においては、誘電率が２０以
上または分極に履歴を有するような酸化物絶縁体を成膜
し、良好な結晶を得るためには酸素雰囲気下で基板温度
を５００℃以上の高温とする必要がある。このために下
地電極が高温の状態で酸素雰囲気中に置かれるために、
アルミニウム等の貴金属以外の金属や、ポリシリコン等
の半導体を下地電極として用いた場合には、これら金属
や半導体の表面が酸化され絶縁体が形成される。このよ
うな表面が酸化されて形成される酸化物の膜厚は５ｎｍ
〜２０ｎｍ程度である。このような金属や半導体が酸化
されて形成された物質の比誘電率は例えばＳｉＯ2で約
４.０、Ａｌ2Ｏ3で約９.０程度であり比誘電率が２０未
満である。
上または分極に履歴を有するような酸化物絶縁体を成膜
し、良好な結晶を得るためには酸素雰囲気下で基板温度
を５００℃以上の高温とする必要がある。このために下
地電極が高温の状態で酸素雰囲気中に置かれるために、
アルミニウム等の貴金属以外の金属や、ポリシリコン等
の半導体を下地電極として用いた場合には、これら金属
や半導体の表面が酸化され絶縁体が形成される。このよ
うな表面が酸化されて形成される酸化物の膜厚は５ｎｍ
〜２０ｎｍ程度である。このような金属や半導体が酸化
されて形成された物質の比誘電率は例えばＳｉＯ2で約
４.０、Ａｌ2Ｏ3で約９.０程度であり比誘電率が２０未
満である。
【００１０】その結果、堆積された高誘電率膜と表面が
酸化されて形成された低誘電率膜との直列接合となり、
高誘電率膜の膜厚を薄くしても、見かけ上、高い誘電率
の膜を得ることはできない。これらの酸化の問題点を解
決するために、Ｊ． Ｖａｃ． Ｓｃｉ． Ｔｅｃｈｎ
ｏｌ． Ａ９（３），Ｍａｙ／Ｊｕｎ １９９１ Ｐ４
０９−Ｐ４１３に記載のようにＢａＭｇＦ4組成の誘電
体膜が提案されているが、成膜時フッ素による下地金属
材の腐食が考えられる。
酸化されて形成された低誘電率膜との直列接合となり、
高誘電率膜の膜厚を薄くしても、見かけ上、高い誘電率
の膜を得ることはできない。これらの酸化の問題点を解
決するために、Ｊ． Ｖａｃ． Ｓｃｉ． Ｔｅｃｈｎ
ｏｌ． Ａ９（３），Ｍａｙ／Ｊｕｎ １９９１ Ｐ４
０９−Ｐ４１３に記載のようにＢａＭｇＦ4組成の誘電
体膜が提案されているが、成膜時フッ素による下地金属
材の腐食が考えられる。
【００１１】また、表面に低誘電率の酸化物が形成され
ない金属として、白金やパラジウムのような貴金属が用
いられてきた。この場合、仮に比較的、結晶性が優れ誘
電率の高い強誘電体膜が形成でき、実効的な誘電率の高
い絶縁体が形成されても、白金等の貴金属はドライエチ
ングによる加工をすることができず、イオンミリングま
たはウェトエッチングによってのみ加工が可能である。
イオンミリングやウェットエッチング技術では、ドライ
エッチングでなされるような微細加工を行うことができ
ず、高集積化の容量素子を軽減することが困難であると
いった問題がある。
ない金属として、白金やパラジウムのような貴金属が用
いられてきた。この場合、仮に比較的、結晶性が優れ誘
電率の高い強誘電体膜が形成でき、実効的な誘電率の高
い絶縁体が形成されても、白金等の貴金属はドライエチ
ングによる加工をすることができず、イオンミリングま
たはウェトエッチングによってのみ加工が可能である。
イオンミリングやウェットエッチング技術では、ドライ
エッチングでなされるような微細加工を行うことができ
ず、高集積化の容量素子を軽減することが困難であると
いった問題がある。
【００１２】その結果、この金属をトライエッチングが
可能な、例えばＡｌ、各種シリサイド等を下地金属と一
方の電極とする容量素子を構成すると、高誘電率層と下
地材との界面付近の低誘電率層とが直列に結合された容
量となり、この低誘電率層が例え数ｎｍの薄膜であった
としても実効的な誘電率が低下してしまうといった問題
がある。
可能な、例えばＡｌ、各種シリサイド等を下地金属と一
方の電極とする容量素子を構成すると、高誘電率層と下
地材との界面付近の低誘電率層とが直列に結合された容
量となり、この低誘電率層が例え数ｎｍの薄膜であった
としても実効的な誘電率が低下してしまうといった問題
がある。
【００１３】以上のように、ＤＲＡＭ、ＦＲＡＭの容量
素子の材料として良質の酸化物誘電体膜が望まれている
が、上述したように薄い酸化膜の生成などにより誘電体
膜として応用可能な誘電率の大きいものは今のところ得
られていない。
素子の材料として良質の酸化物誘電体膜が望まれている
が、上述したように薄い酸化膜の生成などにより誘電体
膜として応用可能な誘電率の大きいものは今のところ得
られていない。
【００１４】また、シリコン窒化膜Ｓｉ3Ｎ4は比誘電率
が約１０であるが、膜厚を５００Å以下に薄くすると誘
電率のばらつきが大きく、実用的応用は難しい。薄膜形
成における膜厚のばらつき及びその測定精度、膜の欠陥
発生密度等を考慮すると、実用的には誘電体膜の比誘電
率は２０以上必要である。
が約１０であるが、膜厚を５００Å以下に薄くすると誘
電率のばらつきが大きく、実用的応用は難しい。薄膜形
成における膜厚のばらつき及びその測定精度、膜の欠陥
発生密度等を考慮すると、実用的には誘電体膜の比誘電
率は２０以上必要である。
【００１５】本発明の目的は、比誘電率の高い材料を誘
電体膜として用いることにより、誘電体膜が薄膜化され
ても高い誘電率を保持することができる半導体装置及び
その製造方法を提供することである。
電体膜として用いることにより、誘電体膜が薄膜化され
ても高い誘電率を保持することができる半導体装置及び
その製造方法を提供することである。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、基板上に設けられた複数の電極と、該電
極間に形成された誘電体膜と、を備えた半導体装置にお
いて、前記誘電体膜を比誘電率が２０以上の窒化物で構
成したものである。
に、本発明は、基板上に設けられた複数の電極と、該電
極間に形成された誘電体膜と、を備えた半導体装置にお
いて、前記誘電体膜を比誘電率が２０以上の窒化物で構
成したものである。
【００１７】また、本発明は、基板上に設けられた複数
の電極と、該電極間に形成された誘電体膜と、を備えた
半導体装置において、前記誘電体膜を強誘電性を有する
窒化物で構成したものである。
の電極と、該電極間に形成された誘電体膜と、を備えた
半導体装置において、前記誘電体膜を強誘電性を有する
窒化物で構成したものである。
【００１８】そして、前記窒化物としてはＢａＴｉＮ2
が適当であり、この窒化物はＥＣＲ−ＭＯＣＶＤ法によ
り形成することができる。
が適当であり、この窒化物はＥＣＲ−ＭＯＣＶＤ法によ
り形成することができる。
【００１９】さらに、本発明は、上記各半導体装置をダ
イナミックランダムアクセスメモリに用いたことであ
る。
イナミックランダムアクセスメモリに用いたことであ
る。
【００２０】また、本発明は、上記各半導体装置を不揮
発性メモリに用いたことである。
発性メモリに用いたことである。
【００２１】さらにまた、本発明は、半導体基板上の複
数の電極間に誘電体膜を形成する際に、少なくとも窒素
原子を含んだガスとバリウムとチタンの有機金属錯体
を、キャリアガスによって処理室に導き、加熱した前記
半導体基板上で反応させることにより、前記電極間に窒
化物の誘電体膜を形成するようにしたことである。
数の電極間に誘電体膜を形成する際に、少なくとも窒素
原子を含んだガスとバリウムとチタンの有機金属錯体
を、キャリアガスによって処理室に導き、加熱した前記
半導体基板上で反応させることにより、前記電極間に窒
化物の誘電体膜を形成するようにしたことである。
【００２２】
【作用】誘電体膜の成膜時、酸素を使用せず窒素を用い
ると、誘電体と接する電極表面が高温の酸素雰囲気にさ
らされることを回避ができる。このため、電極表面が酸
化されて低誘電率の金属膜が形成されることを防ぐこと
ができ、実効的な誘電率を低下させることが防止され高
い容量値を得ることができる。その結果、従来、高誘電
体や分極に履歴を有する絶縁体を備え、容量素子の電極
材料として用いられてきた白金等の貴金属以外のＡｌ，
Ｃｕ，Ｔｉ，Ｗ及び各種シリサイドなどの電極材料を用
いることができる。このような貴金属以外の金属あるい
は半導体はドライエッチング等による加工性に優れてい
るために、基板上に微細な容量素子を構成することが可
能となる。また、窒化物、例えばＢａＴｉＮ2を用いる
と比誘電率は２０以上であり、また強誘電性を有するた
め、信頼性の高いＤＲＡＭ及びＦＲＡＭを製作すること
ができる。
ると、誘電体と接する電極表面が高温の酸素雰囲気にさ
らされることを回避ができる。このため、電極表面が酸
化されて低誘電率の金属膜が形成されることを防ぐこと
ができ、実効的な誘電率を低下させることが防止され高
い容量値を得ることができる。その結果、従来、高誘電
体や分極に履歴を有する絶縁体を備え、容量素子の電極
材料として用いられてきた白金等の貴金属以外のＡｌ，
Ｃｕ，Ｔｉ，Ｗ及び各種シリサイドなどの電極材料を用
いることができる。このような貴金属以外の金属あるい
は半導体はドライエッチング等による加工性に優れてい
るために、基板上に微細な容量素子を構成することが可
能となる。また、窒化物、例えばＢａＴｉＮ2を用いる
と比誘電率は２０以上であり、また強誘電性を有するた
め、信頼性の高いＤＲＡＭ及びＦＲＡＭを製作すること
ができる。
【００２３】
【実施例】以下に、本発明の実施例を説明する。 （実施例１）本実施例においては、下地金属としてＡｌ
膜を成膜し、この上に連続的にＢａＴｉＮ2の強誘電体
膜を形成し、さらにその上にＡｌの膜を形成した。ＭＯ
ＣＶＤ法で製作した膜厚５０００Åの時のＢａＴｉＯ3
の特性をみると、比誘電率は４００、リーク電流は１×
１０~6Ａ／ｃｍ2、電荷蓄積能は３ｆＦであるのに対
し、酸素ガスの代わりにＮＨ3ガスを用いて製作した膜
厚５０００Åの時のＢａＴｉＮ2の特性をみると、比誘
電率は２００、リーク電流は１×１０~8Ａ／ｃｍ2、電
荷蓄積能は３０ｆＦであった。
膜を成膜し、この上に連続的にＢａＴｉＮ2の強誘電体
膜を形成し、さらにその上にＡｌの膜を形成した。ＭＯ
ＣＶＤ法で製作した膜厚５０００Åの時のＢａＴｉＯ3
の特性をみると、比誘電率は４００、リーク電流は１×
１０~6Ａ／ｃｍ2、電荷蓄積能は３ｆＦであるのに対
し、酸素ガスの代わりにＮＨ3ガスを用いて製作した膜
厚５０００Åの時のＢａＴｉＮ2の特性をみると、比誘
電率は２００、リーク電流は１×１０~8Ａ／ｃｍ2、電
荷蓄積能は３０ｆＦであった。
【００２４】窒化物は酸化物より誘電率は高くないが、
緻密な堆積状態をなしているのでリーク電流値は低い。
本実施例での強誘電体膜は、製作時に酸素を使用しない
ので、誘電率低下の原因である成膜時に下地金属と容量
素子との間にできる絶縁膜の形成を防止することがで
き、また高い電荷蓄積能の示しているので酸化物よりＤ
ＲＡＭ又はＦＲＡＭの容量素子として有効である。
緻密な堆積状態をなしているのでリーク電流値は低い。
本実施例での強誘電体膜は、製作時に酸素を使用しない
ので、誘電率低下の原因である成膜時に下地金属と容量
素子との間にできる絶縁膜の形成を防止することがで
き、また高い電荷蓄積能の示しているので酸化物よりＤ
ＲＡＭ又はＦＲＡＭの容量素子として有効である。
【００２５】（実施例２）ＥＣＲプラズマは、プラズマ
生成に磁場中の電子のマイクロ波の共鳴吸収を利用した
ものであるが、無磁場のマイクロ波放電プラズマの特徴
も合わせてもっている。１ｍＴｏｒｒ以下の低圧では、
電子−分子の平均自由行程が数ｃｍ以上となる。したが
って、１ｍＴｏｒｒ以下の低圧で生成するＥＣＲプラズ
マ中では、電子−分子間の衝突頻度が少ないために電子
が衝突によって運動エネルギを失う機会が少ない。この
ため分子のイオン化エネルギ以上のエネルギをもった高
エネルギ電子の比率が高くなっている。また電子−分子
衝突の結果によって生成した活性種の二次反応が少な
く、活性種が失活しないという特徴も合わせ持ってい
る。このＥＣＲプラズマの特徴を利用し、窒素ガスをプ
ラズマ源としたＥＣＲ−ＭＯＣＶＤ法を用いることによ
り、ＭＯＣＶＤ法と比べＢａＴｉＮ2製作時、堆積状態
がもっと緻密で成膜時間が短くできる。ＢａＴｉＮ2膜
のＸ線回折パターンをみると、成膜時基板温度が、６０
０℃の時は多結晶体を示している（表１）。この時、得
られたＢａＴｉＮ2のリーク電流は１×１０~9Ａ／ｃｍ2
であった。なお、成膜装置については後述の実施例４で
詳しく説明する。
生成に磁場中の電子のマイクロ波の共鳴吸収を利用した
ものであるが、無磁場のマイクロ波放電プラズマの特徴
も合わせてもっている。１ｍＴｏｒｒ以下の低圧では、
電子−分子の平均自由行程が数ｃｍ以上となる。したが
って、１ｍＴｏｒｒ以下の低圧で生成するＥＣＲプラズ
マ中では、電子−分子間の衝突頻度が少ないために電子
が衝突によって運動エネルギを失う機会が少ない。この
ため分子のイオン化エネルギ以上のエネルギをもった高
エネルギ電子の比率が高くなっている。また電子−分子
衝突の結果によって生成した活性種の二次反応が少な
く、活性種が失活しないという特徴も合わせ持ってい
る。このＥＣＲプラズマの特徴を利用し、窒素ガスをプ
ラズマ源としたＥＣＲ−ＭＯＣＶＤ法を用いることによ
り、ＭＯＣＶＤ法と比べＢａＴｉＮ2製作時、堆積状態
がもっと緻密で成膜時間が短くできる。ＢａＴｉＮ2膜
のＸ線回折パターンをみると、成膜時基板温度が、６０
０℃の時は多結晶体を示している（表１）。この時、得
られたＢａＴｉＮ2のリーク電流は１×１０~9Ａ／ｃｍ2
であった。なお、成膜装置については後述の実施例４で
詳しく説明する。
【００２６】
【表１】
【００２７】（実施例３）図１は本発明の強誘電体を用
いたＤＲＡＭの断面を示し、図２から図６にその製造プ
ロセスの断面略図を示している。これは、６４Ｍビット
ＤＲＡＭ技術によって、０.３μｍルールで設計され、
電源電圧は１.５Ｖ、センスアンプピッチは０.８μｍ、
ワード線はピッチ０.７μｍで設計された例である。し
かし、本発明は上記の設計寸法に限られたものではな
い。
いたＤＲＡＭの断面を示し、図２から図６にその製造プ
ロセスの断面略図を示している。これは、６４Ｍビット
ＤＲＡＭ技術によって、０.３μｍルールで設計され、
電源電圧は１.５Ｖ、センスアンプピッチは０.８μｍ、
ワード線はピッチ０.７μｍで設計された例である。し
かし、本発明は上記の設計寸法に限られたものではな
い。
【００２８】まずＳｉ基板上に、ソース・ドレインとな
るｎ型拡散層１３、ゲート電極１１、ゲート絶縁膜・素
子分離等のＳｉＯ2絶縁膜１２、ポリシリコンからなる
ビット線１４を形成することにより、ＭＯＳトランジス
タが構成される（図２）。
るｎ型拡散層１３、ゲート電極１１、ゲート絶縁膜・素
子分離等のＳｉＯ2絶縁膜１２、ポリシリコンからなる
ビット線１４を形成することにより、ＭＯＳトランジス
タが構成される（図２）。
【００２９】この上に、強誘電体膜２１としてＢａＴｉ
Ｎ2を膜厚１.０μｍに成膜する。成膜方法としてはＥＣ
Ｒ−ＭＯＣＶＤ法を用いて、窒素ガスとバリウムとチタ
ンの有機金属錯体をキャリアガスとしてアルゴンを用い
て処理室に導き、６００℃に加熱した基板に反応させる
（図３）。
Ｎ2を膜厚１.０μｍに成膜する。成膜方法としてはＥＣ
Ｒ−ＭＯＣＶＤ法を用いて、窒素ガスとバリウムとチタ
ンの有機金属錯体をキャリアガスとしてアルゴンを用い
て処理室に導き、６００℃に加熱した基板に反応させる
（図３）。
【００３０】その後、リソグラフィ工程を経て、上記強
誘電体膜２１をエッチング加工をする（図４）。その
際、ＭＯＳトランジスタのソースコンタクト部上の強誘
電体が除去されること、強誘電体膜２１が所望の厚さに
加工されていることが必要である。ビット線上のＳｉＯ
2絶縁膜１２上に強誘電体が残されていても何ら問題は
ない。
誘電体膜２１をエッチング加工をする（図４）。その
際、ＭＯＳトランジスタのソースコンタクト部上の強誘
電体が除去されること、強誘電体膜２１が所望の厚さに
加工されていることが必要である。ビット線上のＳｉＯ
2絶縁膜１２上に強誘電体が残されていても何ら問題は
ない。
【００３１】さらに、上記加工した強誘電体膜２１の側
壁に金属あるいはポリシリコンを成膜する。本実施例で
はアルミニウムを成膜温度３００℃で高周波スパッタ法
により成膜した。上記加工された強誘電体膜２１を７ナ
インのアルミニウムターゲットと対向させて配置させ、
あらかじめ３×１０~7Ｔｏｒｒまで排気し、スパッタガ
スとしてアルゴンを流し、高周波電力を印加してアルミ
ニウム薄膜４１の成膜を行なう。その際、上記アルミニ
ウム薄膜４１とトランジスタのソース電極と電気的に接
続されていなければならない（図５）。
壁に金属あるいはポリシリコンを成膜する。本実施例で
はアルミニウムを成膜温度３００℃で高周波スパッタ法
により成膜した。上記加工された強誘電体膜２１を７ナ
インのアルミニウムターゲットと対向させて配置させ、
あらかじめ３×１０~7Ｔｏｒｒまで排気し、スパッタガ
スとしてアルゴンを流し、高周波電力を印加してアルミ
ニウム薄膜４１の成膜を行なう。その際、上記アルミニ
ウム薄膜４１とトランジスタのソース電極と電気的に接
続されていなければならない（図５）。
【００３２】さらにまた、上記アルミニウム薄膜４１の
強誘電体の上部に堆積された部分を取り除き、強誘電体
側壁部同士を電気的に分離して電極とすることにより、
容量素子を形成する（図６）。なお、その際の電極間隔
は０.２μｍとした。しかし、０.２μｍ程度の膜厚に限
られたものではなく、必要とされる容量値、膜の比抵抗
より決定されるものである。
強誘電体の上部に堆積された部分を取り除き、強誘電体
側壁部同士を電気的に分離して電極とすることにより、
容量素子を形成する（図６）。なお、その際の電極間隔
は０.２μｍとした。しかし、０.２μｍ程度の膜厚に限
られたものではなく、必要とされる容量値、膜の比抵抗
より決定されるものである。
【００３３】上記アルミニウム薄膜４１のうち、ＭＯＳ
トランジスタと接続されていない電極は他の容量素子と
共通の電極と電気的に接続されており、プレート電極５
１として用いられる。
トランジスタと接続されていない電極は他の容量素子と
共通の電極と電気的に接続されており、プレート電極５
１として用いられる。
【００３４】さらに、上記容量素子上にＳｉＯ2膜６１
を保護膜として形成し、メモリセルが構成される（図
１）。ＤＲＡＭとして用いられる場合、さらにその上に
アルミ配線等が配設され外部電極とのコンタクトがとら
れ、パッケージに封入されて完成する。
を保護膜として形成し、メモリセルが構成される（図
１）。ＤＲＡＭとして用いられる場合、さらにその上に
アルミ配線等が配設され外部電極とのコンタクトがとら
れ、パッケージに封入されて完成する。
【００３５】本実施例では、容量素子の容量値は約１０
０ｆＦが得られている。プレート電極５１に印加される
電圧が電源電圧１.５Ｖの半分の０.７５Ｖが印加される
ため、蓄積される電荷量は７５ｆＣである。また、強誘
電体の側壁部を利用した際の抵抗率は約１０13Ωｃｍで
あり電極間隔を０.２μｍとしたことによりＤＲＡＭメ
モリセルとして用いるには充分小さいリーク電流値が得
られている。
０ｆＦが得られている。プレート電極５１に印加される
電圧が電源電圧１.５Ｖの半分の０.７５Ｖが印加される
ため、蓄積される電荷量は７５ｆＣである。また、強誘
電体の側壁部を利用した際の抵抗率は約１０13Ωｃｍで
あり電極間隔を０.２μｍとしたことによりＤＲＡＭメ
モリセルとして用いるには充分小さいリーク電流値が得
られている。
【００３６】本実施例により、図９に記載したような従
来ＳｉＯ2膜を絶縁体として用いたメモリセル構造と比
較して、メモリセルの占有面積が約３分の１以下に縮小
できたことになる。
来ＳｉＯ2膜を絶縁体として用いたメモリセル構造と比
較して、メモリセルの占有面積が約３分の１以下に縮小
できたことになる。
【００３７】（実施例４）以下にＥＣＲ−ＭＯＣＶＤ装
置について図面を参照しながら説明する。図７において
７１はＥＣＲの高密度プラズマを発生させるためのプラ
ズマ生成室、７２はＥＣＲに必要な磁場を提供する電磁
石であり、７３は処理室、７４はマイクロ波（２.４５
ＧＨｚ）導入口、７５はプラズマ源となる窒素ガスの導
入口、７６はシリコン基板、７７は基板ホルダである。
７８は反応ガスの導入口である。７９は反応室を強制排
気するためのポンプ(ターボ分子ポンプ）につながって
いる排気口である。
置について図面を参照しながら説明する。図７において
７１はＥＣＲの高密度プラズマを発生させるためのプラ
ズマ生成室、７２はＥＣＲに必要な磁場を提供する電磁
石であり、７３は処理室、７４はマイクロ波（２.４５
ＧＨｚ）導入口、７５はプラズマ源となる窒素ガスの導
入口、７６はシリコン基板、７７は基板ホルダである。
７８は反応ガスの導入口である。７９は反応室を強制排
気するためのポンプ(ターボ分子ポンプ）につながって
いる排気口である。
【００３８】まずプラズマ生成室７１および処理室７３
を２.５×１０~6Ｔｏｒｒ以下に減圧して吸着ガス等を
除去する。次にプラズマ生成室７１に導入口７５からプ
ラズマ源とな窒素(流量１０００ｓｃｃｍ）を導入し、
導入口７５より２.４５ＧＨｚのマイクロ波を４００Ｗ
印加して、電磁石７２により磁界強度を８７５ガウスと
することによりＥＣＲプラズマを発生させる。その際、
電磁石７２による発散磁界によりプラズマ生成室７１内
に発生させたプラズマは処理室７３に引き出される。さ
らに、気化器７１０にはバリウムをβ−ジケトン錯体と
して、また気化器７１１にはチタンをアルコキシドとし
て入れておき、気化器７１０，７１１がそれぞれ１６０
℃，５０℃になるように加熱し、その蒸気をキャリアガ
スとしてアルゴンガスとともに反応室７３に導入する。
そして導入された蒸気を、プラズマ生成室７１より引き
出された活性なプラズマに触れさせることにより、基板
７６上にＢａＴｉＮ2を成膜する。なお、成膜時のシリ
コン基板温度は６００℃と一定で、真空度は２.０×１
０~2Ｔｏｒｒであった。また図７において、７１２はマ
グネトロン、７１３はロード・アンロード機構、７１３
は真空ポンプである。
を２.５×１０~6Ｔｏｒｒ以下に減圧して吸着ガス等を
除去する。次にプラズマ生成室７１に導入口７５からプ
ラズマ源とな窒素(流量１０００ｓｃｃｍ）を導入し、
導入口７５より２.４５ＧＨｚのマイクロ波を４００Ｗ
印加して、電磁石７２により磁界強度を８７５ガウスと
することによりＥＣＲプラズマを発生させる。その際、
電磁石７２による発散磁界によりプラズマ生成室７１内
に発生させたプラズマは処理室７３に引き出される。さ
らに、気化器７１０にはバリウムをβ−ジケトン錯体と
して、また気化器７１１にはチタンをアルコキシドとし
て入れておき、気化器７１０，７１１がそれぞれ１６０
℃，５０℃になるように加熱し、その蒸気をキャリアガ
スとしてアルゴンガスとともに反応室７３に導入する。
そして導入された蒸気を、プラズマ生成室７１より引き
出された活性なプラズマに触れさせることにより、基板
７６上にＢａＴｉＮ2を成膜する。なお、成膜時のシリ
コン基板温度は６００℃と一定で、真空度は２.０×１
０~2Ｔｏｒｒであった。また図７において、７１２はマ
グネトロン、７１３はロード・アンロード機構、７１３
は真空ポンプである。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
窒化物からなる強誘電体膜が形成されているので、高誘
電体膜を容量素子として用いたメモリの高集積化、高速
化、低価格化及び高信頼性化を達成することができる。
窒化物からなる強誘電体膜が形成されているので、高誘
電体膜を容量素子として用いたメモリの高集積化、高速
化、低価格化及び高信頼性化を達成することができる。
【図１】本発明の半導体装置の断面略図である。
【図２】本発明に係る半導体装置の製造プロセスを示し
ており、初期の工程による半導体装置の断面略図であ
る。
ており、初期の工程による半導体装置の断面略図であ
る。
【図３】図２の次工程による半導体装置の断面略図であ
る。
る。
【図４】図３の次工程による半導体装置の断面略図であ
る。
る。
【図５】図４の次工程による半導体装置の断面略図であ
る。
る。
【図６】図５の次工程による半導体装置の断面略図であ
る。
る。
【図７】電磁界制御型マイクロ波プラズマＭＯＣＶＤ装
置の全体構成図である。
置の全体構成図である。
【図８】代表的なＤＲＡＭの回路構成図である。
【図９】代表的なＤＲＡＭの断面図である。
１１ ゲート電極（ワード線） １２ ＳｉＯ2絶縁膜 １３ ｎ型拡散層 １４ ビット線 ２１ 強誘電体膜 ４１ アルミニウム薄膜 ５１ プレート線 ６１ ＳｉＯ2膜 ７１ プラズマ生成室 ７２ 電磁石 ７３ 処理室 ７４ マイクロ波導入口 ７５ 窒素ガス導入口 ７６ シリコン基板 ７７ 基板ホルダ ７８ 反応ガス導入口 ７９ 排気口 ７１０，７１１ 気化器 ７１２ マグネトロン ７１３ ロード・アンロード機構 ７１３ 真空ポンプ
Claims (7)
- 【請求項１】 基板上に設けられた複数の電極と、該電
極間に形成された誘電体膜と、を備えた半導体装置にお
いて、前記誘電体膜を比誘電率が２０以上の窒化物で構
成したことを特徴とする半導体装置。 - 【請求項２】 基板上に設けられた複数の電極と、該電
極間に形成された誘電体膜と、を備えた半導体装置にお
いて、前記誘電体膜を強誘電性を有する窒化物で構成し
たことを特徴とする半導体装置。 - 【請求項３】 請求項１又は２に記載の半導体装置にお
いて、前記窒化物はＢａＴｉＮ2であることを特徴とす
る半導体装置。 - 【請求項４】 請求項１又は２に記載の半導体装置にお
いて、前記窒化物はＥＣＲ−ＭＯＣＶＤ法により形成さ
れたことを特徴とする半導体装置。 - 【請求項５】 請求項１〜４のいずれかに記載の半導体
装置を用いたことを特徴とするダイナミックランダムア
クセスメモリ。 - 【請求項６】 請求項１〜４のいずれかに記載の半導体
装置を用いたことを特徴とする不揮発性メモリ。 - 【請求項７】 半導体基板上の複数の電極間に誘電体膜
を形成する際に、少なくとも窒素原子を含んだガスとバ
リウムとチタンの有機金属錯体を、キャリアガスによっ
て処理室に導き、加熱した前記半導体基板上で反応させ
ることにより、前記電極間に窒化物の誘電体膜を形成す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10660092A JP3151684B2 (ja) | 1992-04-24 | 1992-04-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10660092A JP3151684B2 (ja) | 1992-04-24 | 1992-04-24 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05299580A true JPH05299580A (ja) | 1993-11-12 |
| JP3151684B2 JP3151684B2 (ja) | 2001-04-03 |
Family
ID=14437634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10660092A Expired - Fee Related JP3151684B2 (ja) | 1992-04-24 | 1992-04-24 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3151684B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0766313A1 (de) * | 1995-09-29 | 1997-04-02 | Siemens Aktiengesellschaft | Stapelkondensator für DRAM-Bauteile |
| WO1998015007A1 (de) * | 1996-09-30 | 1998-04-09 | Siemens Aktiengesellschaft | Integrierte halbleiterspeicheranordnung mit 'buried-plate-elektrode' |
-
1992
- 1992-04-24 JP JP10660092A patent/JP3151684B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0766313A1 (de) * | 1995-09-29 | 1997-04-02 | Siemens Aktiengesellschaft | Stapelkondensator für DRAM-Bauteile |
| WO1998015007A1 (de) * | 1996-09-30 | 1998-04-09 | Siemens Aktiengesellschaft | Integrierte halbleiterspeicheranordnung mit 'buried-plate-elektrode' |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3151684B2 (ja) | 2001-04-03 |
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