KR0151241B1 - 강유전체막을 구비한 반도체장치 - Google Patents
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Abstract
강유전체막을 구비한 반도체장치에 대하여 개시한다. 본 발명의 반도체장치는 실리콘 기판; 상기 실리콘 기판상에 형성된 절연막으로서, ZT, PZT막 및 ZT막을 순차적으로 적층하여 형성한 다층막으로 구성된 절연막; 및 상기 절연막의 상부에 형성되어진 전극을 포함하여 구성되어진다.
Description
제1도는 본 발명에 의한 반도체장치의 단면도이고,
제2도는 본 발명의 반도체장치에 대해 측정된 C-V특성곡선을 나타낸 것이다.
본 발명은 강유전체막(Ferroelectric film)을 구비한 반도체장치에 관한 것으로, 특히 ZT(Zr-TiO)막과 PZT(Pb(Zr, Ti)O3)막을 포함하는 다층막을 구비한 반도체장치에 관한 것이다.
강유전체막은 빠른 독출시간, 고집적도, 저전압작동 등의 장점으로 인해 불휘발성 메모리용으로 사용하는데 있어 많은 장점을 가진다.
첫째, 강유전체막을 이용한 회로는 고밀도, 고속, 및 저전압작동성을 가진다. 이 회로에서의 스위칭 속도는 0.5나노초 이하인 것으로 알려져 있다. 또한 100옹스트롬 두께의 막에서는 2V 이하의 전압으로 스위칭이 가능한데 이에 따라 고전압 트랜지스터 없이 3.3 또는 2.0V 공급전압으로도 회로를 작동시킬 수 있다.
둘째, 신뢰성의 측면에서 강유전성막은 1e12회 스위칭되었을 때 잔류분극이 단지 20%정도만 감소하는 특성을 가진다.
한편, 고집적 DRAM에서 스토리지 커패시터의 소형화를 한계지우는 주요인은 알파입자로 인한 소프트 에러이다. 그런데 강유전성셀에서의 전하는 이온의 제거(ionic displacement)로서 저장되기 때문에, 강유전체 반도체장치에서는 알파입자의 충돌로인한 전하손실이나 자유전하의 누설이 없다.
강유전체를 게이트절연막으로 사용한 MOS트랜지스터는 강유전체의 분극상태에 따라 문턱전압이 달라지게 된다. 강유전체인 PZT(PbZrTiO3)막을 사용한 반도체장치는 게이트절연막에 양의 전압 또는 음의 전압을 인가하여 분극상태로 정보를 '1' 또는 '0'으로 저장한 뒤, 소스와 드레인 사이에 전압을 인가하여 흐르는 전류의 양으로 정보를 읽게 된다. 이러한 읽기방식은 비파괴적이기 때문에 전기적 피로를 방지하는 장점이 있다.
강유전체막을 캐패시터로 사용하게 되면 커패시턴스를 크게 증가시킬 수 있는 장점이 있다.
DRAM(Dynamic Random Access Memory) 장치의 집적도가 증가함에 따라, 제한된 셀 면적내에서 커패시턴스를 증가시키기 위한 많은 방법들이 제안되고 있는데, 유전상수가 큰 물질을 사용하는 방법이 다수 제안되어지고 있다.
유전체막을 박막화하여도 커패시턴스를 증가시킬 수 있으나, 유전체막의 두께를 100Å 이하로 박막화하는 경우 파울러 노드하임(Fowler-Nordheim) 전류에 의해 신뢰성이 저하되므로 대용량 메모리소자에 적용하기 어렵다는 단점이 있다.
따라서, 최근에는 커패시터의 유효면적을 증가시키기 위한 것으로서 실린더형, 핀형 등의 3차원적 구조를 가지는 커패시터를 사용하거나, 유전상수가 큰 물질을 유전막으로 사용하는 방법으로서, 페로브스카이트(perovskite) 구조의 강유전체(ferroelectric), 예컨대 PZT(PbZrTiO3)이나 BST(BaSrTiO3) 등을 유전체막으로서 사용하는 방법이 제안되고 있다. 강유전체는 기존의 산호막, 실리콘 나이트라이드막이나 탄탈륨 펜트옥사이드(Ta2O5)막과는 달리 자발분극(spontaneous polarization) 현상을 갖고, 유전상수가 보통 수백에서 1,000 정도인 물질을 말한다. 이러한 강유정체를 유전체막으로 사용하는 경우는, 상기 강유전체를 수백Å의 후박(厚膜)으로 형성하여도 등가-산화막 두께(equivalent oxide thickness)를 10Å 이하로 박막화할 수 있다.
상기 PZT을 게이트절연막으로 사용하기 위해서는, PZT가 실리콘 기판과 반응하지 않아야 하며 고온에서 Pb의 휘발이 없어야 하는 문제점이 있다. 구체적으로, 강유전체막인 PZT막을 증착한 후, 페로브스카이트구조를 얻기 위하여 고온열처리를 실시한다. PZT막의 증착 후, 열처리시 PZT막내의 납(Pb)은 PZT막 하부의 실리콘 기판으로 쉽게 확산이 되고, 확산된 납은 실리콘기판과 반응하여 납-규산염(silicate)을 형성하여 PZT막을 구비하는 반도체 장치의 전기적 특성을 현저하게 저하시킨다. 또, 고온열처리에 의해 PZT막내의 납이 휘발되어 PZT막의 잔류 분극 특성을 열화시킨다.
본 발명은 실리콘 기판과의 반응 및 Pb의 휘발을 방지할 수 있는 PZT막을 구비한 반도체장치를 제공함에 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 실리콘 기판; 상기 실리콘 기판의 상부에 형성되어지되 ZT층이 PZT층의 상부 및/또는 하부에 형성되진 절연막; 및 상기 절연막의 상부에 형성되어진 전극을 포함하여 구성되어진 것을 특징으로 하는 강유전체막을 구비한 반도체장치를 제공한다.
상기 ZT막은 PZT막에서 전기적 성질을 저하시키는 Pb원소를 제거한 것으로서, PZT막과 Si기판 사이에서 완충막으로 형성되거나 PZT 위에 덮개막으로 형성되어진다.
이하 도면을 참조하여 본 발명의 바람직한 실시예를 기술한다.
제1도는 ZT/PZT/ZT 다층막 구조를 이용한 FEMFET(Ferroelectric Material field Effect Transistor)장치의 개략적인 단면도를 나타낸다.
구체적으로 소스영역(2)과 드레인영역(3)을 구비한 실리콘기판(1)에 ZT층(4a), PZT층(5), 및 ZT층(4b)이 순차적으로 적층된 다층막 구조로된 절연막이 형성되어 있고 그 상부에 게이트(6)가 형성되어 있다.
상기 다층박막의 형성방법으로는 스퍼터링법, 졸-겔 코팅법, 또는 유기금속화학기상증착법(MOCVD) 등을 사용할 수 있다.
[실시예 1]
스퍼터링법에 의한 ZT/PZT/ZT 다층막 형성에 대하여 기술한다.
PZT 막은 rf-마그네트론 스퍼터링법으로 형성되어질 수 있다. 스퍼터링 타겟으로 PZT 세라믹을 사용한다. 상기 세라믹에는 PbO 15몰%가 과잉으로 함유되어져 스퍼터링되어진 박막에서 납이 손실되는 것을 보충한다. 스퍼터링을 수행함에 있어서, 스퍼터링 타겟의 농도 및 스퍼터링되어진 박막의 조성을 조절하는 것이 대단히 중요하다. 상기 박막의 조성은 박막의 전기적 성질을 결정하는 중요한 변수로 된다. 상기 타겟의 농도 ICP-AES(Inductively Coupled argon Plasma Atomic Emission Spectrometry)를 사용하여 측정되어진다.
박막에 함유되는 납의 함량은 스퍼터링 가스의 압력에 의존한다. 이에 반해 박막내의 Zr/Ti함량비는 상기 스퍼터링 가스압력과는 무관하다. 즉, Zr/Ti 비율은 스퍼터링 타겟의 농도에 의해 결정되어진다.
또한, 박막 내의 납 함량은 rf전력의 비례하여 감소한다. 이에 반해 박막 내의 Zr/Ti 비율은 위 rf전력의 변화에 거의 영향을 받지 않는다. 상기 rf전력은 쉽고 정확하게 조절되어질 수 있는 것이기 때문에 박막의 조성도 이에 따라 쉽게 조절되어질 수 있다.
본 발명의 ZT/PZT/ZT 다층막은 상기 원리를 이용하여 제조되어질 수 있는 것이다. 구체적으로 스퍼터링 챔버 내의 가스압력과 rf전력을 조절함으로써 납의 함량을 조절하여 ZT층과 PZT층을 형성할 수 있는 것이다.
상기 스퍼터링은 약 200℃에서 수행되어진다. 상기 스퍼터링의 수행으로 박막을 형성한 뒤 페롭스카이트 구조를 얻기 위한 후열처리를 수행한다. 상기 구조의 확인은 X-레이 회절법(XRD)을 사용하여 확인한다. 페롭스카이트 구조는 약 590℃의 온도에서 진행되어진다. 상기 열처리는 약 2시간 동안 수행하는 것이 바람직하다.
상기 200℃ 스퍼터링 후 590℃ 열처리법과 달리, 기판 온도를 600℃로 하여 스퍼터링을 수행하여도 페롭스카이트 구조를 얻을 수 있다.
기가-비트 수준의 반도체 장치를 형성하기 위해서, 비트라인 형성후 배선을 형성함에 있어 텅스텐과 같은 내열성금속(refractory metal)을 많이 사용하고 있는데, 상기 텅스텐은 600℃의 온도에서 실리콘과 반응하기 쉬운 성질을 가진다. 따라서 상기한 200℃ 스퍼터링 후 590℃열처리법은 텅스텐과 실리콘의 반응을 방지할 수 있는 장점을 가진다.
상기 스퍼터링법은 단일타겟(single-target)을 사용한 것이나, 본 발명의 다층막은 복수의 서로 다른 스퍼터링 타겟을 이용하여 형성되어질 수도 있는 것이다.
[실시예 2]
본 발명의 ZT/PZT/ZT 다층막은 유기금속화학증착법(MOCVD법)에 의하여 형성되어질 수 있는 것이다.
구체적으로 1-2 Torr의 압력에서 6인치의 가열된 기판에 박막을 침적시킨다. PZT층은 600-700℃의 온도에서 유기금속 원료물질을 열산화시킴으로써 형성되어진다. Pb, Zr, Ti 및 산화제의 원료물질로는 각각 Pb(DPM)2, Zr(O-t-C4H9)4, Ti(O-i-C3H7)4및 산소를 사용한다.
상기 원료물질의 공급속도는 N2캐리어가스와 저장탱크의 온도에 의해 조절되어지는데, 형성되는 박막의 조성은 상기 공급속도를 조절함으로써 쉽게 제어할 수 있다. 따라서 본 발명의 ZT/PZT/ZT 다층막도 상기 원료물질의 공급을 조절함으로써 형성되어질 수 있는 것이다.
제2도는 본 발명의 ZT/PZT/ZT다층막을 구비한 반도체장치의 C-V특성 곡선을 나타낸 것이다.
상기한 본 발명의 반도체 장치에 의하면, PZT막의 하부에 형성된 ZT막은 납을 포함하고 있지 않으므로 납의 확산에 의한 실리콘과의 반응 자체가 일어날 수 없으며, 열처리에 의해 ZT막위에 형성된 PZT막내의 Pb가 확산되더라도 ZT막을 통과할 수 없으므로, 종래와 같이 납이 실리콘 기판과 반응하여 납-규산염을 형성하는 문제점이 방지된다. 또, PZT막 상부에 형성된 ZT막은 PZT막의 열처리 공정시 PZT막으로부터 Pb가 휘발되어 PZT막의 잔류 분극 특성이 열화되는 것을 방지하는 역할을 한다. 따라서 본 발명과 같이 ZT/PZT/ZT의 다층막으로 구성된 강유전체막을 절연막으로 구비함으로써 반도체 장치의 전기적 특성을 향상시킬 수 있다.
이상 본 발명을 구체적인 실시예에 의거 기술하였으나, 본 발명은 특정한 형태에만 한정되는 것이 아니며, 아래의 특허청구범위는 본 발명의 의도와 관점을 벗어나지 않는 모든 변형을 포함하는 것으로 이해되어져야 한다.
Claims (1)
- 실리콘 기판; 상기 실리콘 기판상에 형성된 절연막으로서, ZT막, PZT막 및 ZT막을 순차적으로 적층하여 형성한 다층막으로 구성된 절연막; 상기 절연막의 상부에 형성된 전극을 포함하는 것을 특징으로 하는 강유전체막을 구비한 반도체 장치.
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| KR1019940030468A KR0151241B1 (ko) | 1994-11-18 | 1994-11-18 | 강유전체막을 구비한 반도체장치 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100419440B1 (ko) * | 2000-02-11 | 2004-02-19 | 샤프 가부시키가이샤 | 다층 유전체 스택 및 그의 제조방법 |
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1994
- 1994-11-18 KR KR1019940030468A patent/KR0151241B1/ko not_active IP Right Cessation
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| KR960019792A (ko) | 1996-06-17 |
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| E701 | Decision to grant or registration of patent right | ||
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