JPH05297856A - 画像拡大装置 - Google Patents
画像拡大装置Info
- Publication number
- JPH05297856A JPH05297856A JP4099866A JP9986692A JPH05297856A JP H05297856 A JPH05297856 A JP H05297856A JP 4099866 A JP4099866 A JP 4099866A JP 9986692 A JP9986692 A JP 9986692A JP H05297856 A JPH05297856 A JP H05297856A
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- Japan
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- line buffer
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- 239000000872 buffer Substances 0.000 claims abstract description 28
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】
【目的】 画像の拡大処理速度を高速に行うことを目的
とする。 【構成】 拡大処理部１１０を、倍率と同数のラインバ
ッファ１１６を含んで構成し、拡大画素データを順次並
列に書き込む。
とする。 【構成】 拡大処理部１１０を、倍率と同数のラインバ
ッファ１１６を含んで構成し、拡大画素データを順次並
列に書き込む。
Description
【０００１】
【産業上の利用分野】本発明は、ＴＶゲーム機やＣＧ装
置に用いられる画像を拡大処理装置に関し、特に拡大処
理を高速で行うことを目的とした画像拡大装置に関する
ものである。
置に用いられる画像を拡大処理装置に関し、特に拡大処
理を高速で行うことを目的とした画像拡大装置に関する
ものである。
【０００２】
【従来の技術】従来、デジタル化された画像情報の任意
の拡大率での拡大処理は、被拡大画素ビット列に対し
て、拡大率に従ってシリアルに拡大処理を実施し、併せ
て拡大画像の表示位置の演算を行っている。
の拡大率での拡大処理は、被拡大画素ビット列に対し
て、拡大率に従ってシリアルに拡大処理を実施し、併せ
て拡大画像の表示位置の演算を行っている。
【０００３】
【発明が解決しようとする課題】このため、拡大画像は
拡大処理を施した後、表示対象となるドットの表示位置
を計算しなければならないばかりではなく、非表示領域
のドット位置も計算しなければならないので表示部と非
表示部の境界部分のドット位置計算が複雑なものとなっ
ていた。
拡大処理を施した後、表示対象となるドットの表示位置
を計算しなければならないばかりではなく、非表示領域
のドット位置も計算しなければならないので表示部と非
表示部の境界部分のドット位置計算が複雑なものとなっ
ていた。
【０００４】
【課題を解決するための手段】本発明は、このような課
題を解決するためになされたもので、源画像データを記
憶する第１のＲＡＭ装置と、前記源画像の任意の範囲を
所定の倍率で拡大処理する拡大処理部と、前記拡大され
た画像を表示するためのディスプレイ装置とを含む画像
拡大装置に於いて、前記拡大処理部を、拡大画素データ
を順次並列に書き込む前記所定の倍率と同数のラインバ
ッファを含んで構成することによって、画像の拡大処理
速度を高速に行うものである。
題を解決するためになされたもので、源画像データを記
憶する第１のＲＡＭ装置と、前記源画像の任意の範囲を
所定の倍率で拡大処理する拡大処理部と、前記拡大され
た画像を表示するためのディスプレイ装置とを含む画像
拡大装置に於いて、前記拡大処理部を、拡大画素データ
を順次並列に書き込む前記所定の倍率と同数のラインバ
ッファを含んで構成することによって、画像の拡大処理
速度を高速に行うものである。
【０００５】
【実施例】図１は本発明の実施例の回路ブロック図であ
り、１０１は拡大表示装置全体の動作を統括するＣＰ
Ｕ，１０２はＣＰＵ１０１の動作プログラムを記憶する
プログラムメモリ，１０３は画像データを記憶する画像
メモリ，１００は画像の拡大処理を行なう拡大処理部，
１０４はＣＲＴ表示装置であって、拡大処理部１１０
は、画像データの拡大倍率を記憶する倍率レジスタ１１
１，仮想画面上の表示位置を示す表示位置カウンタ１１
２，拡大倍率と仮想画面上の表示位置からラインバッフ
ァへのデータ書き込みを判定する書込条件判定回路１１
３，ラインバッファへの書き込みアドレスをカウントす
るラインバッファアドレスカウンタ１１５，書込条件判
定回路の結果とラインバッファアドレスカウンタの出力
からラインバッファへの書き込み制御を行なうラインバ
ッファ制御回路１１４，ＣＲＴ表示装置１０４に画像出
力するためにデータをメモリに蓄えるラインバッファ１
１６から構成される。
り、１０１は拡大表示装置全体の動作を統括するＣＰ
Ｕ，１０２はＣＰＵ１０１の動作プログラムを記憶する
プログラムメモリ，１０３は画像データを記憶する画像
メモリ，１００は画像の拡大処理を行なう拡大処理部，
１０４はＣＲＴ表示装置であって、拡大処理部１１０
は、画像データの拡大倍率を記憶する倍率レジスタ１１
１，仮想画面上の表示位置を示す表示位置カウンタ１１
２，拡大倍率と仮想画面上の表示位置からラインバッフ
ァへのデータ書き込みを判定する書込条件判定回路１１
３，ラインバッファへの書き込みアドレスをカウントす
るラインバッファアドレスカウンタ１１５，書込条件判
定回路の結果とラインバッファアドレスカウンタの出力
からラインバッファへの書き込み制御を行なうラインバ
ッファ制御回路１１４，ＣＲＴ表示装置１０４に画像出
力するためにデータをメモリに蓄えるラインバッファ１
１６から構成される。
【０００６】倍率レジスタ１１１には所定の拡大倍率が
格納され、それに従って表示位置カウンタ１１２，ライ
ンバッファアドレスカウンタ１１５のカウンタが更新さ
れ、書込条件判定回路１１３では表示位置カウンタ１１
２と倍率レジスタとの条件によってラインバッファへの
書き込み判定を行なう。なお、表示位置カウンタ１１２
では仮想画面上の表示位置がカウントされる。ラインバ
ッファ制御回路１１４ではラインバッファアドレスカウ
ンタと書込条件判定回路の出力からラインバッファ１１
６への書き込み制御が行なわれ、書き込まれたデータは
ラインバッファからＣＲＴ表示装置１０４に出力され
る。
格納され、それに従って表示位置カウンタ１１２，ライ
ンバッファアドレスカウンタ１１５のカウンタが更新さ
れ、書込条件判定回路１１３では表示位置カウンタ１１
２と倍率レジスタとの条件によってラインバッファへの
書き込み判定を行なう。なお、表示位置カウンタ１１２
では仮想画面上の表示位置がカウントされる。ラインバ
ッファ制御回路１１４ではラインバッファアドレスカウ
ンタと書込条件判定回路の出力からラインバッファ１１
６への書き込み制御が行なわれ、書き込まれたデータは
ラインバッファからＣＲＴ表示装置１０４に出力され
る。
【０００７】上に述べた４×４ドットの４倍拡大画像が
非表示領域との境界にある場合の画素データの拡大処理
のフローを図２に、データの拡大操作を図３に示す。
非表示領域との境界にある場合の画素データの拡大処理
のフローを図２に、データの拡大操作を図３に示す。
【０００８】本実施例では拡大率と同一の４本のライン
バッファを使用しており、非表示領域にある源画像（Ａ
〜Ｄ）３０１を図２のフローチャートに従って拡大処理
を行ない、ラインバッファに３０２のごとく展開し、各
ラインバッファを順に読み出す処理に従って拡大処理後
のデータ３０３を出力する動作を示したものである。
バッファを使用しており、非表示領域にある源画像（Ａ
〜Ｄ）３０１を図２のフローチャートに従って拡大処理
を行ない、ラインバッファに３０２のごとく展開し、各
ラインバッファを順に読み出す処理に従って拡大処理後
のデータ３０３を出力する動作を示したものである。
【０００９】ドットＡは拡大後表示されないので書き込
み処理はスキップされ、表示開始位置（ｍ）は＋４され
る（ＳＴＥＰ２０１）。
み処理はスキップされ、表示開始位置（ｍ）は＋４され
る（ＳＴＥＰ２０１）。
【００１０】ドットＢは拡大後２ビットだけ表示される
ので書き込み処理を行なう（ＳＴＥＰ２０２）。
ので書き込み処理を行なう（ＳＴＥＰ２０２）。
【００１１】ドットＣ、Ｄは拡大後４ビットとも表示さ
れるので、書き込み処理を行なう（ＳＴＥＰ２０３）。
れるので、書き込み処理を行なう（ＳＴＥＰ２０３）。
【００１２】
【発明の効果】上に説明したように、拡大画像の画面外
非表示部分については計算の必要がなく条件判断だけで
処理ができる、また拡大率と同一数のラインバファを使
用するため書き込み時間は拡大倍率分の１に高速にする
事が出来る。
非表示部分については計算の必要がなく条件判断だけで
処理ができる、また拡大率と同一数のラインバファを使
用するため書き込み時間は拡大倍率分の１に高速にする
事が出来る。
【図１】本発明の実施例の回路ブロック図
【図２】画素データ操作の処理フロー
【図３】画素データ拡大操作説明図
１０１ 拡大表示装置全体の動作を統括するＣＰＵ １０２ プログラムメモリ １０３ 画像メモリ １０４ ＣＲＴ表示装置 １１０ 画像拡大処理部 １１１ 倍率レジスタ １１２ 表示位置カウンタ １１３ 書込条件判定回路 １１４ ラインバッファ制御回路 １１５ ラインバッファアドレスカウンタ １１６ ラインバッファ
Claims (1)
- 【請求項１】 源画像データを記憶する第１のＲＡＭ装
置と、前記源画像の任意の範囲を所定の倍率で拡大処理
する拡大処理部と、前記拡大された画像を表示するため
のディスプレイ装置とを含む画像拡大装置に於いて、 前記拡大処理部は、拡大画素データを順次並列に書き込
む前記所定の倍率と同数のラインバッファを含んで構成
されていることを特徴とする画像拡大装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4099866A JPH05297856A (ja) | 1992-04-20 | 1992-04-20 | 画像拡大装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4099866A JPH05297856A (ja) | 1992-04-20 | 1992-04-20 | 画像拡大装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05297856A true JPH05297856A (ja) | 1993-11-12 |
Family
ID=14258733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4099866A Pending JPH05297856A (ja) | 1992-04-20 | 1992-04-20 | 画像拡大装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05297856A (ja) |
-
1992
- 1992-04-20 JP JP4099866A patent/JPH05297856A/ja active Pending
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