JPH0529309A - 半導体集積回路装置の製造方法および装置 - Google Patents
半導体集積回路装置の製造方法および装置Info
- Publication number
- JPH0529309A JPH0529309A JP3179224A JP17922491A JPH0529309A JP H0529309 A JPH0529309 A JP H0529309A JP 3179224 A JP3179224 A JP 3179224A JP 17922491 A JP17922491 A JP 17922491A JP H0529309 A JPH0529309 A JP H0529309A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- semiconductor substrate
- film
- integrated circuit
- processing chamber
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Drying Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 ＭＩＯＳ形メモリセルを構成する極薄酸化膜
の形成処理前後に成長する自然酸化膜を除去する。 【構成】 ＭＩＯＳ形メモリセルを有する半導体集積回
路装置を製造する際に、ＭＩＯＳ形メモリセルの極薄酸
化膜を形成する処理工程（１０３）の直前にＨ2 アニー
ル処理を施す工程（１０２）と、極薄酸化膜上にＳｉ3
Ｎ4 膜を形成する処理工程（１０５）の直前にＨ2 アニ
ール処理を施す工程（１０４）とを介在させた。
の形成処理前後に成長する自然酸化膜を除去する。 【構成】 ＭＩＯＳ形メモリセルを有する半導体集積回
路装置を製造する際に、ＭＩＯＳ形メモリセルの極薄酸
化膜を形成する処理工程（１０３）の直前にＨ2 アニー
ル処理を施す工程（１０２）と、極薄酸化膜上にＳｉ3
Ｎ4 膜を形成する処理工程（１０５）の直前にＨ2 アニ
ール処理を施す工程（１０４）とを介在させた。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造方法および装置技術に関し、特に、ＭＩＯＳ（Meta
l Insulator Oxide Semiconductor)形メモリセルを有す
る半導体集積回路装置の製造方法および装置に適用して
有効な技術に関するものである。
製造方法および装置技術に関し、特に、ＭＩＯＳ（Meta
l Insulator Oxide Semiconductor)形メモリセルを有す
る半導体集積回路装置の製造方法および装置に適用して
有効な技術に関するものである。
【０００２】
【従来の技術】ＭＩＯＳ形メモリセルは、情報の書き込
みおよび消去を電気的に行えるＥＥＰＲＯＭ（Electric
ally Erasable andProgrammable ROM）のメモリセルの
一種であり、その代表例として、ＭＮＯＳ（Metal Nitr
ide Oxide Semiconductor)形メモリセルがある。
みおよび消去を電気的に行えるＥＥＰＲＯＭ（Electric
ally Erasable andProgrammable ROM）のメモリセルの
一種であり、その代表例として、ＭＮＯＳ（Metal Nitr
ide Oxide Semiconductor)形メモリセルがある。
【０００３】ＭＮＯＳ形メモリセルは、半導体基板上に
形成された極薄の二酸化ケイ素（ＳｉＯ2)膜と、そのＳ
ｉＯ2 膜上に形成された窒化ケイ素（Ｓｉ3 Ｎ4)膜と、
そのＳｉ3 Ｎ4 膜上に形成された金属からなる制御電極
とから構成されている。
形成された極薄の二酸化ケイ素（ＳｉＯ2)膜と、そのＳ
ｉＯ2 膜上に形成された窒化ケイ素（Ｓｉ3 Ｎ4)膜と、
そのＳｉ3 Ｎ4 膜上に形成された金属からなる制御電極
とから構成されている。
【０００４】制御電極は、現在、金属に代えてポリシリ
コンが用いられており、この場合、ＳＮＯＳ（Semicond
uctor Nitride Oxide Semiconductor)形という場合もあ
るが、本明細書では、これもＭＩＯＳ形メモリセルに含
むとする。
コンが用いられており、この場合、ＳＮＯＳ（Semicond
uctor Nitride Oxide Semiconductor)形という場合もあ
るが、本明細書では、これもＭＩＯＳ形メモリセルに含
むとする。
【０００５】ＭＮＯＳ形メモリセルにおいては、Ｓｉ3
Ｎ4 膜中またはＳｉ3 Ｎ4 膜と極薄のＳｉＯ2 膜との界
面にキャリアのトラップ（捕縛準位）が存在する。
Ｎ4 膜中またはＳｉ3 Ｎ4 膜と極薄のＳｉＯ2 膜との界
面にキャリアのトラップ（捕縛準位）が存在する。
【０００６】そして、情報の書き込みまたは消去は、制
御電極に所定の電圧を印加することにより、上述のトラ
ップと半導体基板との間でキャリアをやりとりさせ、ト
ラップ中の電荷量の多少を情報の「１」, 「０」に対応
させて行っている。
御電極に所定の電圧を印加することにより、上述のトラ
ップと半導体基板との間でキャリアをやりとりさせ、ト
ラップ中の電荷量の多少を情報の「１」, 「０」に対応
させて行っている。
【０００７】ところで、従来、ＭＮＯＳ形メモリセルを
形成するには、例えば次のようにしていた。
形成するには、例えば次のようにしていた。
【０００８】まず、半導体基板上に極薄のＳｉＯ2 膜を
形成する工程に先立ち、半導体基板に対してエッチング
処理を施して半導体基板面を露出させた後、半導体基板
に対して洗浄および乾燥処理を施す。
形成する工程に先立ち、半導体基板に対してエッチング
処理を施して半導体基板面を露出させた後、半導体基板
に対して洗浄および乾燥処理を施す。
【０００９】この際、半導体基板上に自然酸化膜が成長
するのを抑制するため、例えば半導体基板のエッチング
処理工程から極薄のＳｉＯ2 膜の形成工程までの時間を
数分、エッチング処理工程後の洗浄処理に際しては処理
時間を数秒というように、厳しい時間管理が行われてい
る。
するのを抑制するため、例えば半導体基板のエッチング
処理工程から極薄のＳｉＯ2 膜の形成工程までの時間を
数分、エッチング処理工程後の洗浄処理に際しては処理
時間を数秒というように、厳しい時間管理が行われてい
る。
【００１０】これは、半導体基板上に自然酸化膜が形成
されてしまうと、極薄のＳｉＯ2 膜の性質や膜厚分布の
均一性が劣化する上、極薄のＳｉＯ2 膜の膜厚が設計者
の意図した寸法より厚くなり、情報記憶に寄与するキャ
リアの移動が不可能となってしまうからである。
されてしまうと、極薄のＳｉＯ2 膜の性質や膜厚分布の
均一性が劣化する上、極薄のＳｉＯ2 膜の膜厚が設計者
の意図した寸法より厚くなり、情報記憶に寄与するキャ
リアの移動が不可能となってしまうからである。
【００１１】続いて、半導体基板上に熱酸化法等によっ
て極薄のＳｉＯ2 膜を形成した後、極薄のＳｉＯ2 膜上
に低圧ＣＶＤ法等によってＳｉ3 Ｎ4 膜を形成する。
て極薄のＳｉＯ2 膜を形成した後、極薄のＳｉＯ2 膜上
に低圧ＣＶＤ法等によってＳｉ3 Ｎ4 膜を形成する。
【００１２】この際も極薄のＳｉＯ2 膜上に自然酸化膜
が形成されるのを抑制するため、例えばＳｉ3 Ｎ4 膜の
形成処理を極薄のＳｉＯ2 膜の形成後数分以内に行うと
いうように、厳しい時間管理が行われている。
が形成されるのを抑制するため、例えばＳｉ3 Ｎ4 膜の
形成処理を極薄のＳｉＯ2 膜の形成後数分以内に行うと
いうように、厳しい時間管理が行われている。
【００１３】その後、Ｓｉ3 Ｎ4 膜上にＣＶＤ法等によ
って低抵抗ポリシリコンからなる導体膜を堆積し、この
膜をフォトリソグラフィ技術によって所定形状にパター
ンニングして制御電極を形成する。
って低抵抗ポリシリコンからなる導体膜を堆積し、この
膜をフォトリソグラフィ技術によって所定形状にパター
ンニングして制御電極を形成する。
【００１４】なお、ＭＮＯＳ形メモリセルについては、
例えば日刊工業新聞社、昭和６２年９月２９日発行「Ｃ
ＭＯＳデバイスハンドブック」Ｐ３８３〜Ｐ３８４に記
載があり、ＥＥＰＲＯＭを代表するＭＮＯＳ形メモリセ
ルおよびフローティングゲート形メモリセルの構造や書
き込み・消去方法等について説明されている。
例えば日刊工業新聞社、昭和６２年９月２９日発行「Ｃ
ＭＯＳデバイスハンドブック」Ｐ３８３〜Ｐ３８４に記
載があり、ＥＥＰＲＯＭを代表するＭＮＯＳ形メモリセ
ルおよびフローティングゲート形メモリセルの構造や書
き込み・消去方法等について説明されている。
【００１５】
【発明が解決しようとする課題】ところが、上記従来の
ＭＮＯＳ形メモリセルの製造技術においては、以下の問
題があることを本発明者は見い出した。
ＭＮＯＳ形メモリセルの製造技術においては、以下の問
題があることを本発明者は見い出した。
【００１６】すなわち、従来は、ＭＮＯＳ形メモリセル
の形成に際して、極薄のＳｉＯ2 膜の形成処理前後にお
ける処理時間の管理が非常に厳しく、ＭＮＯＳ形メモリ
セルを有する半導体集積回路装置の製造が困難である問
題があった。
の形成に際して、極薄のＳｉＯ2 膜の形成処理前後にお
ける処理時間の管理が非常に厳しく、ＭＮＯＳ形メモリ
セルを有する半導体集積回路装置の製造が困難である問
題があった。
【００１７】また、従来は、その厳しい時間管理を行っ
ても、例えば極薄のＳｉＯ2 膜を形成する前の洗浄・乾
燥処理の際に、半導体基板上に６Å程度の自然酸化膜が
成長してしまうので、ＭＩＯＳ形メモリセルを有する製
品の歩留りおよび信頼性が低下する問題があった。
ても、例えば極薄のＳｉＯ2 膜を形成する前の洗浄・乾
燥処理の際に、半導体基板上に６Å程度の自然酸化膜が
成長してしまうので、ＭＩＯＳ形メモリセルを有する製
品の歩留りおよび信頼性が低下する問題があった。
【００１８】このような自然酸化膜に起因する製品の歩
留りおよび信頼性の低下は、特に、極薄のＳｉＯ2 膜の
厚さ寸法の縮小に伴って重大な問題となる。その厚さ寸
法の縮小に伴い、極薄のＳｉＯ2 膜中における自然酸化
膜の割合が増加することになるからである。
留りおよび信頼性の低下は、特に、極薄のＳｉＯ2 膜の
厚さ寸法の縮小に伴って重大な問題となる。その厚さ寸
法の縮小に伴い、極薄のＳｉＯ2 膜中における自然酸化
膜の割合が増加することになるからである。
【００１９】本発明は上記課題に着目してなされたもの
であり、その目的は、自然酸化膜を除去することのでき
る技術を提供することにある。
であり、その目的は、自然酸化膜を除去することのでき
る技術を提供することにある。
【００２０】本発明の他の目的は、ＭＩＯＳ形メモリセ
ルを有する半導体集積回路装置の信頼性および歩留りを
向上させることのできる技術を提供することにある。
ルを有する半導体集積回路装置の信頼性および歩留りを
向上させることのできる技術を提供することにある。
【００２１】本発明の他の目的は、ＭＩＯＳ形メモリセ
ルの製造上の時間管理を緩和することのできる技術を提
供することにある。
ルの製造上の時間管理を緩和することのできる技術を提
供することにある。
【００２２】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
【００２３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００２４】すなわち、請求項１記載の発明は、半導体
基板上に形成された極薄酸化膜と、その極薄酸化膜上に
形成された所定の絶縁膜とからなる情報記憶用絶縁膜上
に制御電極を配置してなるＭＩＯＳ形メモリセルを有す
る半導体集積回路装置の製造方法であって、前記極薄酸
化膜の形成処理の直前に水素アニール処理を施す工程
と、前記所定の絶縁膜の形成処理の直前に水素アニール
処理を施す工程とを有する半導体集積回路装置の製造方
法とするものである。
基板上に形成された極薄酸化膜と、その極薄酸化膜上に
形成された所定の絶縁膜とからなる情報記憶用絶縁膜上
に制御電極を配置してなるＭＩＯＳ形メモリセルを有す
る半導体集積回路装置の製造方法であって、前記極薄酸
化膜の形成処理の直前に水素アニール処理を施す工程
と、前記所定の絶縁膜の形成処理の直前に水素アニール
処理を施す工程とを有する半導体集積回路装置の製造方
法とするものである。
【００２５】
【作用】上記した請求項１記載の発明によれば、水素
（Ｈ2)アニール処理を施すことにより、そのＨ2 と、半
導体基板または極薄酸化膜上に形成された自然酸化膜の
酸素または水酸基とが化合してＨ2 Ｏが生成され、自然
酸化膜を除去することが可能となる。
（Ｈ2)アニール処理を施すことにより、そのＨ2 と、半
導体基板または極薄酸化膜上に形成された自然酸化膜の
酸素または水酸基とが化合してＨ2 Ｏが生成され、自然
酸化膜を除去することが可能となる。
【００２６】また、Ｈ2 アニール処理による自然酸化膜
の除去処理の場合、例えば一ヶ月以上放置して成長した
自然酸化膜でも除去できるので、ＭＩＯＳ形メモリセル
を構成する極薄酸化膜の形成処理前後における処理時間
の管理を緩和することが可能となる。
の除去処理の場合、例えば一ヶ月以上放置して成長した
自然酸化膜でも除去できるので、ＭＩＯＳ形メモリセル
を構成する極薄酸化膜の形成処理前後における処理時間
の管理を緩和することが可能となる。
【００２７】
【実施例１】図１は本発明の一実施例である半導体集積
回路装置の製造方法を示す工程図、図２はその半導体集
積回路装置の製造工程中における半導体基板の要部断面
図、図３および図４はその半導体集積回路装置の製造方
法に用いる半導体製造装置の説明図、図５および図６は
その半導体集積回路装置の製造工程中における半導体基
板の要部拡大断面図である。
回路装置の製造方法を示す工程図、図２はその半導体集
積回路装置の製造工程中における半導体基板の要部断面
図、図３および図４はその半導体集積回路装置の製造方
法に用いる半導体製造装置の説明図、図５および図６は
その半導体集積回路装置の製造工程中における半導体基
板の要部拡大断面図である。
【００２８】本実施例１の半導体集積回路装置の製造方
法は、例えば図２に示すようなＭＮＯＳ形メモリセル１
を有する半導体集積回路装置の製造方法である。なお、
図２は、ダイシング工程前の半導体基板２を示してい
る。
法は、例えば図２に示すようなＭＮＯＳ形メモリセル１
を有する半導体集積回路装置の製造方法である。なお、
図２は、ダイシング工程前の半導体基板２を示してい
る。
【００２９】半導体基板２は、例えばｎ形シリコン（Ｓ
ｉ）単結晶からなり、その上部には、ｐウエル３が形成
されている。ｐウエル３には、例えばｐ形不純物のホウ
素（Ｂ）が導入されている。
ｉ）単結晶からなり、その上部には、ｐウエル３が形成
されている。ｐウエル３には、例えばｐ形不純物のホウ
素（Ｂ）が導入されている。
【００３０】ｐウエル３の上部には、拡散層４ａ〜４ｄ
が形成されている。拡散層４ａ〜４ｄには、例えばｎ形
不純物のリン（Ｐ）が導入されている。
が形成されている。拡散層４ａ〜４ｄには、例えばｎ形
不純物のリン（Ｐ）が導入されている。
【００３１】拡散層４ａ，４ｂの間のｐウエル３上およ
び拡散層４ｃ，４ｄの間のｐウエル３上には、それぞれ
ゲート酸化膜５ａ，５ｂが形成されている。
び拡散層４ｃ，４ｄの間のｐウエル３上には、それぞれ
ゲート酸化膜５ａ，５ｂが形成されている。
【００３２】ゲート酸化膜５ａ，５ｂは、例えばＳｉＯ
2 からなり、その上面には、それぞれゲート電極６ａ，
６ｂが形成されている。なお、ゲート電極６ａ，６ｂ
は、例えばポリシリコンからなる。
2 からなり、その上面には、それぞれゲート電極６ａ，
６ｂが形成されている。なお、ゲート電極６ａ，６ｂ
は、例えばポリシリコンからなる。
【００３３】拡散層４ｂ，４ｃの間のｐウエル３上に
は、例えばＳｉＯ2 からなる極薄酸化膜７が形成されて
いる。極薄酸化膜７は、その厚さが十数Å程度の極薄の
絶縁膜である。
は、例えばＳｉＯ2 からなる極薄酸化膜７が形成されて
いる。極薄酸化膜７は、その厚さが十数Å程度の極薄の
絶縁膜である。
【００３４】極薄酸化膜７の上面には、例えばＳｉ3 Ｎ
4 からなる絶縁膜（所定の絶縁膜）８が形成されてい
る。絶縁膜８の厚さは、数百Å程度である。
4 からなる絶縁膜（所定の絶縁膜）８が形成されてい
る。絶縁膜８の厚さは、数百Å程度である。
【００３５】情報の書き込みおよび消去は、絶縁膜８中
あるいは絶縁膜８と極薄酸化膜７との界面に存在するト
ラップにキャリアが捕縛されることによって行われるよ
うになっている。
あるいは絶縁膜８と極薄酸化膜７との界面に存在するト
ラップにキャリアが捕縛されることによって行われるよ
うになっている。
【００３６】絶縁膜８の上面には、例えばポリシリコン
からなる制御電極９が形成されている。制御電極９は、
情報の書き込みおよび消去に寄与するキャリアの移動を
制御するための電極である。
からなる制御電極９が形成されている。制御電極９は、
情報の書き込みおよび消去に寄与するキャリアの移動を
制御するための電極である。
【００３７】すなわち、本実施例１のＭＮＯＳ形メモリ
セル１は、制御電極９に所定の電圧を印加することによ
り、上記トラップと半導体基板１との間でキャリアをや
りとりさせ、トラップの電荷量の多少を情報の「１」、
「０」に対応させて情報の書き込みおよび消去を行うよ
うになっている。
セル１は、制御電極９に所定の電圧を印加することによ
り、上記トラップと半導体基板１との間でキャリアをや
りとりさせ、トラップの電荷量の多少を情報の「１」、
「０」に対応させて情報の書き込みおよび消去を行うよ
うになっている。
【００３８】なお、ＭＮＯＳ形メモリセル１は、半導体
基板１上に形成されたフィールド絶縁膜１０によって電
気的に分離されている。フィールド絶縁膜１０は、例え
ばＳｉＯ2 からなる。
基板１上に形成されたフィールド絶縁膜１０によって電
気的に分離されている。フィールド絶縁膜１０は、例え
ばＳｉＯ2 からなる。
【００３９】次に、本実施例１の半導体集積回路装置の
製造方法に用いる半導体製造装置を図３および図４によ
り説明する。
製造方法に用いる半導体製造装置を図３および図４によ
り説明する。
【００４０】図３は、図２に示した極薄酸化膜７を形成
するための酸化装置１１を示している。
するための酸化装置１１を示している。
【００４１】酸化装置１１のプロセスチューブ１１ａ
は、例えば石英からなり、その内部、すなわち、処理室
１１ｂには、例えば極薄酸化膜７の形成前における複数
枚の半導体基板２がボード１２ａ上に置かれた状態で収
容されている。なお、ボード１２ａは、例えば石英から
なる。
は、例えば石英からなり、その内部、すなわち、処理室
１１ｂには、例えば極薄酸化膜７の形成前における複数
枚の半導体基板２がボード１２ａ上に置かれた状態で収
容されている。なお、ボード１２ａは、例えば石英から
なる。
【００４２】プロセスチューブ１１ａの長手方向の一端
面側には、開口部（図示せず）が形成されている。そし
て、その開口部には、キャップ１１ｃが着脱自在の状態
で装着されている。キャップ１１ｃは、例えば石英から
なり、酸化処理時における処理室１１ｂ内の処理雰囲気
を確保するための封止用部材である。
面側には、開口部（図示せず）が形成されている。そし
て、その開口部には、キャップ１１ｃが着脱自在の状態
で装着されている。キャップ１１ｃは、例えば石英から
なり、酸化処理時における処理室１１ｂ内の処理雰囲気
を確保するための封止用部材である。
【００４３】ボード１２ａおよびその上の複数枚の半導
体基板２は、キャップ１１ｃを外した後、その開口部を
通じて出し入れされるようになっている。
体基板２は、キャップ１１ｃを外した後、その開口部を
通じて出し入れされるようになっている。
【００４４】一方、プロセスチューブ１１ａの長手方向
の他端側には、酸素（Ｏ2)ガス等のような酸化性ガスを
処理室１１ｂ内に供給するためのプロセスガス供給管
（プロセスガス供給手段）１１ｄが設置されている。
の他端側には、酸素（Ｏ2)ガス等のような酸化性ガスを
処理室１１ｂ内に供給するためのプロセスガス供給管
（プロセスガス供給手段）１１ｄが設置されている。
【００４５】そして、本実施例１においては、プロセス
チューブ１１ａの長手方向の他端面側に、Ｈ2 ガスを処
理室１１ｂ内に供給するためのＨ2 ガス供給管（水素ガ
ス供給手段）１１ｅが設置されている。
チューブ１１ａの長手方向の他端面側に、Ｈ2 ガスを処
理室１１ｂ内に供給するためのＨ2 ガス供給管（水素ガ
ス供給手段）１１ｅが設置されている。
【００４６】Ｈ2 ガス供給管１１ｅは、図２に示した極
薄酸化膜７の形成処理に先立ち、後述するように、半導
体基板２の主面上に成長した自然酸化膜をＨ2 アニール
処理によって除去する際、そのためのＨ2 ガスを処理室
１１ｂ内に供給することを目的としたガス供給管であ
る。
薄酸化膜７の形成処理に先立ち、後述するように、半導
体基板２の主面上に成長した自然酸化膜をＨ2 アニール
処理によって除去する際、そのためのＨ2 ガスを処理室
１１ｂ内に供給することを目的としたガス供給管であ
る。
【００４７】プロセスチューブ１１ａの外周には、ヒー
タ（加熱手段）１１ｆが設置されている。ヒータ１１ｆ
は、酸化処理時における処理室１１ｂ内の処理温度を所
定値に設定するための加熱手段である。
タ（加熱手段）１１ｆが設置されている。ヒータ１１ｆ
は、酸化処理時における処理室１１ｂ内の処理温度を所
定値に設定するための加熱手段である。
【００４８】なお、図示はしないが、酸化装置１１に
は、酸化性ガスおよびＨ2 ガスを排気するための排気管
も設けられている。
は、酸化性ガスおよびＨ2 ガスを排気するための排気管
も設けられている。
【００４９】次に、図４は、図２に示した極薄酸化膜７
上の絶縁膜８を形成するための成膜装置１３を示してい
る。
上の絶縁膜８を形成するための成膜装置１３を示してい
る。
【００５０】本実施例１の成膜装置１３は、例えば低圧
ＣＶＤ（Chemical Vapor Deposition)装置である。
ＣＶＤ（Chemical Vapor Deposition)装置である。
【００５１】成膜装置１３のプロセスチューブ１３ａ
は、例えば石英からなり、その内部、すなわち、反応室
１３ｂには、極薄酸化膜７の形成された複数枚の半導体
基板２がボード１２ｂ上に置かれた状態で収容されてい
る。なお、ボード１２ｂは、例えば石英からなる。
は、例えば石英からなり、その内部、すなわち、反応室
１３ｂには、極薄酸化膜７の形成された複数枚の半導体
基板２がボード１２ｂ上に置かれた状態で収容されてい
る。なお、ボード１２ｂは、例えば石英からなる。
【００５２】プロセスチューブ１３ａの長手方向の両端
面側には、所定の金属等からなるフランジ部１３ｃ1 ，
１３ｃ2 が着脱自在の状態で装着されている。
面側には、所定の金属等からなるフランジ部１３ｃ1 ，
１３ｃ2 が着脱自在の状態で装着されている。
【００５３】フランジ部１３ｃ1 ，１３ｃ2 は、成膜処
理に際しての反応室１３ｂ内の処理雰囲気を確保するた
めの封止用部材である。
理に際しての反応室１３ｂ内の処理雰囲気を確保するた
めの封止用部材である。
【００５４】ボード１２ｂおよびその上の複数枚の半導
体基板２は、フランジ部１３ｃ1 またはフランジ部１３
ｃ2 を外した後、プロセスチューブ１３ａの端面に形成
された開口部（図示せず）を通じて出し入れされるよう
になっている。
体基板２は、フランジ部１３ｃ1 またはフランジ部１３
ｃ2 を外した後、プロセスチューブ１３ａの端面に形成
された開口部（図示せず）を通じて出し入れされるよう
になっている。
【００５５】一方のフランジ部１３ｃ1 には、反応室１
３ｂ内に所定のプロセスガスを供給するためのプロセス
ガス供給管（プロセスガス供給手段）１３ｄが設置され
ている。
３ｂ内に所定のプロセスガスを供給するためのプロセス
ガス供給管（プロセスガス供給手段）１３ｄが設置され
ている。
【００５６】そして、本実施例１においては、フランジ
部１３ｃ1 に、反応室１３ｂ内にＨ2 ガスを供給するた
めのＨ2 ガス供給管（水素ガス供給手段）１３ｅが設置
されている。
部１３ｃ1 に、反応室１３ｂ内にＨ2 ガスを供給するた
めのＨ2 ガス供給管（水素ガス供給手段）１３ｅが設置
されている。
【００５７】Ｈ2 ガス供給管１３ｅは、図２に示した絶
縁膜８の形成処理に先立ち、後述するように、極薄酸化
膜７上に成長した自然酸化膜をＨ2 アニール処理によっ
て除去する際、そのためのＨ2 ガスを反応室１３ｂ内に
供給することを目的としたガス供給管である。
縁膜８の形成処理に先立ち、後述するように、極薄酸化
膜７上に成長した自然酸化膜をＨ2 アニール処理によっ
て除去する際、そのためのＨ2 ガスを反応室１３ｂ内に
供給することを目的としたガス供給管である。
【００５８】また、他方のフランジ部１３ｃ2 には、プ
ロセスガスを排気するためのプロセスガス排気管１３ｆ
と、自然酸化膜除去用のＨ2 ガスを排気するためのＨ2
ガス排気管１３ｇとが設置されている。
ロセスガスを排気するためのプロセスガス排気管１３ｆ
と、自然酸化膜除去用のＨ2 ガスを排気するためのＨ2
ガス排気管１３ｇとが設置されている。
【００５９】プロセスチューブ１３ａの外周には、ヒー
タ（加熱手段）１３ｈが設置されている。ヒータ１３ｈ
は、酸化処理時における反応室１３ｂ内の処理温度を所
定値に設定するための加熱手段である。
タ（加熱手段）１３ｈが設置されている。ヒータ１３ｈ
は、酸化処理時における反応室１３ｂ内の処理温度を所
定値に設定するための加熱手段である。
【００６０】次に、本実施例１の半導体集積回路装置の
製造方法を図１の工程１０１〜１０５に沿って、図２〜
図６により説明する。
製造方法を図１の工程１０１〜１０５に沿って、図２〜
図６により説明する。
【００６１】まず、極薄酸化膜７の形成前の半導体基板
２に対してエッチング処理を施し、半導体基板２の主面
に成長したＳｉＯ2 からなる自然酸化膜を除去した後、
半導体基板２に対して洗浄処理および乾燥処理を順に施
す（図１の工程１０１）。
２に対してエッチング処理を施し、半導体基板２の主面
に成長したＳｉＯ2 からなる自然酸化膜を除去した後、
半導体基板２に対して洗浄処理および乾燥処理を順に施
す（図１の工程１０１）。
【００６２】続いて、エッチング処理、洗浄処理および
乾燥処理の終了した複数枚の半導体基板２をボード１２
ａ上に載置した後、そのボード１２ａを図３に示した酸
化装置１１の処理室１１ｂ内に挿入する。
乾燥処理の終了した複数枚の半導体基板２をボード１２
ａ上に載置した後、そのボード１２ａを図３に示した酸
化装置１１の処理室１１ｂ内に挿入する。
【００６３】その後、本実施例１においては、処理室１
１ｂ内の温度をヒータ１１ｆによって所定値に昇温した
後、酸化装置１１のＨ2 ガス供給管１１ｅを通じて処理
室１１ｂ内にＨ2 ガスを供給し、半導体基板２に対して
Ｈ2 アニール処理を施す。なお、この際、Ｈ2 ガスを窒
素（Ｎ2)ガス等によって希釈した状態で処理室１１ｂ内
に流しても良い（工程１０２）。
１ｂ内の温度をヒータ１１ｆによって所定値に昇温した
後、酸化装置１１のＨ2 ガス供給管１１ｅを通じて処理
室１１ｂ内にＨ2 ガスを供給し、半導体基板２に対して
Ｈ2 アニール処理を施す。なお、この際、Ｈ2 ガスを窒
素（Ｎ2)ガス等によって希釈した状態で処理室１１ｂ内
に流しても良い（工程１０２）。
【００６４】すると、例えば上記した洗浄処理や乾燥処
理の際に半導体基板２の主面上に成長したＳｉＯ2 から
なる自然酸化膜の酸素または水酸基と、処理室１１ｂ内
に供給されたＨ2 とが反応してＨ2 Ｏが生成されること
により、半導体基板２上に成長した自然酸化膜が除去さ
れる。
理の際に半導体基板２の主面上に成長したＳｉＯ2 から
なる自然酸化膜の酸素または水酸基と、処理室１１ｂ内
に供給されたＨ2 とが反応してＨ2 Ｏが生成されること
により、半導体基板２上に成長した自然酸化膜が除去さ
れる。
【００６５】次いで、処理室１１ｂ内のＨ2 ガスを排気
した後、今度は、常圧下において、処理室１１ｂ内の温
度をヒータ１１ｆによって所定値に設定した後、酸化装
置１１のプロセスガス供給管１１ｄを通じて、例えばＯ
2ガスを処理室１１ｂ内に供給することにより、図５に
示すように、半導体基板２上に極薄酸化膜７を形成す
る。なお、キャリアガスとしては、例えばＮ2 ガスが使
用されている（工程１０３）。
した後、今度は、常圧下において、処理室１１ｂ内の温
度をヒータ１１ｆによって所定値に設定した後、酸化装
置１１のプロセスガス供給管１１ｄを通じて、例えばＯ
2ガスを処理室１１ｂ内に供給することにより、図５に
示すように、半導体基板２上に極薄酸化膜７を形成す
る。なお、キャリアガスとしては、例えばＮ2 ガスが使
用されている（工程１０３）。
【００６６】この際、本実施例１においては、半導体基
板２上の自然酸化膜が除去されているので、半導体基板
２上に、良質で、しかも膜厚分布の均一な極薄酸化膜７
を形成することが可能となる。
板２上の自然酸化膜が除去されているので、半導体基板
２上に、良質で、しかも膜厚分布の均一な極薄酸化膜７
を形成することが可能となる。
【００６７】また、本発明者の研究によれば、Ｈ2 アニ
ール処理による自然酸化膜の除去処理の場合、例えば一
ヶ月以上放置して成長した自然酸化膜でも除去すること
ができるので、極薄酸化膜７の形成処理に際して従来の
ような厳しい時間管理を必要としない。
ール処理による自然酸化膜の除去処理の場合、例えば一
ヶ月以上放置して成長した自然酸化膜でも除去すること
ができるので、極薄酸化膜７の形成処理に際して従来の
ような厳しい時間管理を必要としない。
【００６８】続いて、酸化装置１１のキャップ１１ｃを
外して処理室１１ｂ内からボード１２ａを取り出した
後、今度は、酸化処理の終了した複数枚の半導体基板２
をボード１２ｂ上に載置し、そのボード１２ｂを図４に
示した成膜装置１３の反応室１３ｂ内に挿入する。
外して処理室１１ｂ内からボード１２ａを取り出した
後、今度は、酸化処理の終了した複数枚の半導体基板２
をボード１２ｂ上に載置し、そのボード１２ｂを図４に
示した成膜装置１３の反応室１３ｂ内に挿入する。
【００６９】その後、本実施例１においては、反応室１
３ｂ内の温度をヒータ１３ｈによって所定値に昇温した
後、成膜装置１３のＨ2 ガス供給管１３ｅを通じて反応
室１３ｂ内にＨ2 ガスを供給し、半導体基板２に対して
Ｈ2 アニール処理を施す。なお、この際、Ｈ2 ガスをＮ
2 ガス等によって希釈した状態で反応室１３ｂ内に流し
ても良い（工程１０４）。
３ｂ内の温度をヒータ１３ｈによって所定値に昇温した
後、成膜装置１３のＨ2 ガス供給管１３ｅを通じて反応
室１３ｂ内にＨ2 ガスを供給し、半導体基板２に対して
Ｈ2 アニール処理を施す。なお、この際、Ｈ2 ガスをＮ
2 ガス等によって希釈した状態で反応室１３ｂ内に流し
ても良い（工程１０４）。
【００７０】すると、例えば酸化処理の終了した半導体
基板２を酸化装置１１から取り出した際に極薄酸化膜７
上等に成長したＳｉＯ2 からなる自然酸化膜の酸素また
は水酸基と、反応室１３ｂ内に供給されたＨ2 とが化合
してＨ2 Ｏが生成されることにより、極薄酸化膜７上に
成長した自然酸化膜が除去される。
基板２を酸化装置１１から取り出した際に極薄酸化膜７
上等に成長したＳｉＯ2 からなる自然酸化膜の酸素また
は水酸基と、反応室１３ｂ内に供給されたＨ2 とが化合
してＨ2 Ｏが生成されることにより、極薄酸化膜７上に
成長した自然酸化膜が除去される。
【００７１】次いで、反応室１３ｂ内のＨ2 ガスを排気
し、かつ、反応室１３ｂ内の圧力を減圧状態とした後、
反応室１３ｂ内の温度をヒータ１３ｈによって所定値
（例えば７００℃以上）に設定し、成膜装置１３のプロ
セスガス供給管１３ｄを通じて、例えばシラン（ＳｉＨ
4)ガスとアンモニア（ＮＨ3)ガスとの反応ガスを反応室
１３ｂ内に供給することにより、図６に示すように、例
えばＳｉ3 Ｎ4 からなる絶縁膜８を半導体基板２上に堆
積する（工程１０５）。
し、かつ、反応室１３ｂ内の圧力を減圧状態とした後、
反応室１３ｂ内の温度をヒータ１３ｈによって所定値
（例えば７００℃以上）に設定し、成膜装置１３のプロ
セスガス供給管１３ｄを通じて、例えばシラン（ＳｉＨ
4)ガスとアンモニア（ＮＨ3)ガスとの反応ガスを反応室
１３ｂ内に供給することにより、図６に示すように、例
えばＳｉ3 Ｎ4 からなる絶縁膜８を半導体基板２上に堆
積する（工程１０５）。
【００７２】この際、本実施例１においては、Ｈ2 アニ
ール処理により極薄酸化膜７上の自然酸化膜が除去され
ているので、上記酸化処理によって形成された極薄酸化
膜７の性質および膜厚分布の均一性を確保したままその
膜７上に絶縁膜８を形成することが可能となる。
ール処理により極薄酸化膜７上の自然酸化膜が除去され
ているので、上記酸化処理によって形成された極薄酸化
膜７の性質および膜厚分布の均一性を確保したままその
膜７上に絶縁膜８を形成することが可能となる。
【００７３】また、上記したように、Ｈ2 アニール処理
による自然酸化膜の除去処理の場合、一カ月以上放置し
て成長した自然酸化膜でも除去できるので、絶縁膜８の
形成処理に際して従来のような厳しい時間管理を必要と
しない。
による自然酸化膜の除去処理の場合、一カ月以上放置し
て成長した自然酸化膜でも除去できるので、絶縁膜８の
形成処理に際して従来のような厳しい時間管理を必要と
しない。
【００７４】このように本実施例１によれば、以下の効
果を得ることが可能となる。
果を得ることが可能となる。
【００７５】(1).極薄酸化膜７の形成処理の直前に、Ｈ
2 アニール処理を施すことにより、半導体基板２上に形
成された自然酸化膜の酸素または水酸基と、処理室１１
ｂ内に供給されたＨ2 とが化合してＨ2 Ｏが生成され、
自然酸化膜を除去することができるので、半導体基板２
上に良質で、しかも膜厚分布の均一な極薄酸化膜７を形
成することが可能となる。
2 アニール処理を施すことにより、半導体基板２上に形
成された自然酸化膜の酸素または水酸基と、処理室１１
ｂ内に供給されたＨ2 とが化合してＨ2 Ｏが生成され、
自然酸化膜を除去することができるので、半導体基板２
上に良質で、しかも膜厚分布の均一な極薄酸化膜７を形
成することが可能となる。
【００７６】(2).絶縁膜８の形成処理の直前に、Ｈ2 ア
ニール処理を施すことにより、極薄酸化膜７上に形成さ
れた自然酸化膜の酸素または水酸基と、反応室１３ｂ内
に供給されたＨ2 とが化合してＨ2 Ｏが生成され、自然
酸化膜を除去することができるので、酸化処理によって
形成された極薄酸化膜７の性質および膜厚分布の均一性
を確保したままその膜７上に絶縁膜８を形成することが
可能となる。
ニール処理を施すことにより、極薄酸化膜７上に形成さ
れた自然酸化膜の酸素または水酸基と、反応室１３ｂ内
に供給されたＨ2 とが化合してＨ2 Ｏが生成され、自然
酸化膜を除去することができるので、酸化処理によって
形成された極薄酸化膜７の性質および膜厚分布の均一性
を確保したままその膜７上に絶縁膜８を形成することが
可能となる。
【００７７】(3).上記(1) ，(2) により、ＭＮＯＳ形メ
モリセル１を有する半導体集積回路装置の歩留りおよび
信頼性を向上させることが可能となる。
モリセル１を有する半導体集積回路装置の歩留りおよび
信頼性を向上させることが可能となる。
【００７８】(4).また、Ｈ2 アニール処理による自然酸
化膜の除去処理の場合、例えば一ヶ月以上放置して成長
した自然酸化膜でも除去することができるので、ＭＮＯ
Ｓ形メモリセル１の極薄酸化膜７の形成処理前後におけ
る処理時間の管理を緩和することが可能となる。
化膜の除去処理の場合、例えば一ヶ月以上放置して成長
した自然酸化膜でも除去することができるので、ＭＮＯ
Ｓ形メモリセル１の極薄酸化膜７の形成処理前後におけ
る処理時間の管理を緩和することが可能となる。
【００７９】(5).上記(1) 〜(4) により、従来、製造時
間の管理が厳しく製造が困難であったＭＮＯＳ形メモリ
セル１を有する半導体集積回路装置を、比較的容易に、
しかもその歩留りおよび信頼性を下げることなく製造す
ることが可能となる。
間の管理が厳しく製造が困難であったＭＮＯＳ形メモリ
セル１を有する半導体集積回路装置を、比較的容易に、
しかもその歩留りおよび信頼性を下げることなく製造す
ることが可能となる。
【００８０】
【実施例２】図７は本発明の他の実施例である半導体集
積回路装置の製造方法に用いる半導体製造装置の説明図
である。
積回路装置の製造方法に用いる半導体製造装置の説明図
である。
【００８１】本実施例２の半導体集積回路装置の製造方
法は、例えば半導体基板上に形成された絶縁膜に接続孔
を形成する際のドライエッチング方法である。
法は、例えば半導体基板上に形成された絶縁膜に接続孔
を形成する際のドライエッチング方法である。
【００８２】従来は、例えば接続孔を形成するための反
応性イオンエッチング等の際に、その処理時の化学反応
によって接続孔内に自然酸化膜が生成され、接続孔内に
おいて導通不良が発生する場合があった。
応性イオンエッチング等の際に、その処理時の化学反応
によって接続孔内に自然酸化膜が生成され、接続孔内に
おいて導通不良が発生する場合があった。
【００８３】そこで、本実施例２においては、例えば次
のようにして接続孔を形成する。
のようにして接続孔を形成する。
【００８４】まず、図７に示すように、例えば平行平板
形のドライエッチング装置１４の一方の電極１４ａ1 上
に半導体基板２を載置した後、処理室１４ｂ内を真空状
態とする。
形のドライエッチング装置１４の一方の電極１４ａ1 上
に半導体基板２を載置した後、処理室１４ｂ内を真空状
態とする。
【００８５】続いて、処理室１４ｂ内にガス供給管１４
ｃを通じて所定のエッチングガスを供給した後、電極１
４ａ1 に高周波電源１４ｄから高周波電圧を印加する。
これにより、処理室１４ｂ内の電極１４ａ1 ，１４ａ2
間にプラズマが発生し、エッチング処理が開始される。
ｃを通じて所定のエッチングガスを供給した後、電極１
４ａ1 に高周波電源１４ｄから高周波電圧を印加する。
これにより、処理室１４ｂ内の電極１４ａ1 ，１４ａ2
間にプラズマが発生し、エッチング処理が開始される。
【００８６】エッチング処理が終了した後、エッチング
ガスを排気管１４ｅを通じて排気した後、今度は、ガス
供給管１４ｃからＨ2 ガスを供給し、処理室１４ｂ内に
おいて半導体基板２に対してＨ2 アニール処理を施す。
これにより、前記実施例１と同様に自然酸化膜を除去す
ることができる。
ガスを排気管１４ｅを通じて排気した後、今度は、ガス
供給管１４ｃからＨ2 ガスを供給し、処理室１４ｂ内に
おいて半導体基板２に対してＨ2 アニール処理を施す。
これにより、前記実施例１と同様に自然酸化膜を除去す
ることができる。
【００８７】自然酸化膜を除去した後、Ｈ2 ガスを排気
して処理を終了する。
して処理を終了する。
【００８８】このように本実施例２によれば、ドライエ
ッチング処理の終了後にＨ2 アニール処理を施すことに
より、ドラエッチング処理時に生成された自然酸化膜を
除去することができるので、その自然酸化膜に起因する
接続孔内の導通不良を防止することができ、半導体集積
回路装置の歩留りおよび信頼性を向上させることが可能
となる。
ッチング処理の終了後にＨ2 アニール処理を施すことに
より、ドラエッチング処理時に生成された自然酸化膜を
除去することができるので、その自然酸化膜に起因する
接続孔内の導通不良を防止することができ、半導体集積
回路装置の歩留りおよび信頼性を向上させることが可能
となる。
【００８９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
１，２に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
１，２に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【００９０】例えば前記実施例１においては、成膜装置
の反応室内においてＨ2 アニール処理を行う場合につい
て説明したが、これに限定されるものではなく、例えば
図８に示すように、Ｈ2 アニール処理部１３ｉと、成膜
のための反応室１３ｂとを、それらの間にロードロック
室１３ｊを介在させた状態で分離しても良い。
の反応室内においてＨ2 アニール処理を行う場合につい
て説明したが、これに限定されるものではなく、例えば
図８に示すように、Ｈ2 アニール処理部１３ｉと、成膜
のための反応室１３ｂとを、それらの間にロードロック
室１３ｊを介在させた状態で分離しても良い。
【００９１】ロードロック室１３ｊには、Ｎ2 ガス等の
ような非酸化性ガスが供給されている。また、図示はし
ないが、ロードロック室１３ｊは、Ｈ2 アニール処理の
終了した半導体基板（図示せず）を反応室に搬送する搬
送機構も備えている。
ような非酸化性ガスが供給されている。また、図示はし
ないが、ロードロック室１３ｊは、Ｈ2 アニール処理の
終了した半導体基板（図示せず）を反応室に搬送する搬
送機構も備えている。
【００９２】この場合は、処理に際して、Ｈ2 アニール
処理部１３ｉで自然酸化膜を除去した後、その処理の終
了した半導体基板（図示せず）をロードロック室１３ｊ
を介して反応室１３ｂに搬送させて成膜処理を行うよう
にする。
処理部１３ｉで自然酸化膜を除去した後、その処理の終
了した半導体基板（図示せず）をロードロック室１３ｊ
を介して反応室１３ｂに搬送させて成膜処理を行うよう
にする。
【００９３】このようにすると、例えばＨ2 アニール処
理時のＨ2 に起因するＳｉ3 Ｎ4 等からなる絶縁膜の膜
質劣化のおそれを無くすことができるので、ＭＩＯＳ形
メモリセルを有する半導体集積回路装置の信頼性を向上
させることが可能となる。
理時のＨ2 に起因するＳｉ3 Ｎ4 等からなる絶縁膜の膜
質劣化のおそれを無くすことができるので、ＭＩＯＳ形
メモリセルを有する半導体集積回路装置の信頼性を向上
させることが可能となる。
【００９４】また、図示はしないが、同様に、酸化装置
の処理室とＨ2 アニール処理部とをロードロック室を介
在させた状態で分離しても良い。
の処理室とＨ2 アニール処理部とをロードロック室を介
在させた状態で分離しても良い。
【００９５】また、前記実施例１においては、酸化装置
と成膜装置とを別体とした場合について説明したが、こ
れに限定されるものではなく、例えば図９の半導体製造
装置１５のように、酸化処理部１５ａと、成膜処理部１
５ｂとをロードロック室１５ｃを介して一体としても良
い。
と成膜装置とを別体とした場合について説明したが、こ
れに限定されるものではなく、例えば図９の半導体製造
装置１５のように、酸化処理部１５ａと、成膜処理部１
５ｂとをロードロック室１５ｃを介して一体としても良
い。
【００９６】ロードロック室１５ｃには、Ｎ2 ガス等の
ような非酸化性ガスが供給されている。また、図示はし
ないが、ロードロック室１５ｃは、半導体基板を各処理
部に搬送するための搬送アーム等のような搬送機構を備
えている。
ような非酸化性ガスが供給されている。また、図示はし
ないが、ロードロック室１５ｃは、半導体基板を各処理
部に搬送するための搬送アーム等のような搬送機構を備
えている。
【００９７】また、図９の半導体製造装置１５において
は、自然酸化膜を除去するためのＨ2 アニール処理部１
５ｄを、酸化処理部１５ａや成膜処理部１５ｂとは別に
設けている。なお、図９のローダ１５ｅは、半導体基板
をロードロック室内に搬入する機構部である。アンロー
ダ１５ｆは、半導体基板をロードロック室から外部に搬
出する機構部である。
は、自然酸化膜を除去するためのＨ2 アニール処理部１
５ｄを、酸化処理部１５ａや成膜処理部１５ｂとは別に
設けている。なお、図９のローダ１５ｅは、半導体基板
をロードロック室内に搬入する機構部である。アンロー
ダ１５ｆは、半導体基板をロードロック室から外部に搬
出する機構部である。
【００９８】この場合は、極薄酸化膜の形成処理前後
に、半導体基板をＨ2アニール処理部１５ｄに挿入して
自然酸化膜を除去するようにする。
に、半導体基板をＨ2アニール処理部１５ｄに挿入して
自然酸化膜を除去するようにする。
【００９９】また、前記実施例１においては、極薄酸化
膜の形成処理に際して常圧酸化法を用いた場合について
説明したが、これに限定されるものではなく、例えば酸
化処理の際のＯ2 分圧を低く設定するＯ2 分圧酸化法等
を用いても良い。
膜の形成処理に際して常圧酸化法を用いた場合について
説明したが、これに限定されるものではなく、例えば酸
化処理の際のＯ2 分圧を低く設定するＯ2 分圧酸化法等
を用いても良い。
【０１００】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＭＮＯ
Ｓ形メモリセルを有する半導体集積回路装置の製造方法
に適用した場合について説明したが、これに限定されず
種々適用可能であり、例えばＭＯＳトランジスタのゲー
ト酸化膜の形成等のような他の半導体集積回路装置の製
造方法に適用することも可能である。
なされた発明をその背景となった利用分野であるＭＮＯ
Ｓ形メモリセルを有する半導体集積回路装置の製造方法
に適用した場合について説明したが、これに限定されず
種々適用可能であり、例えばＭＯＳトランジスタのゲー
ト酸化膜の形成等のような他の半導体集積回路装置の製
造方法に適用することも可能である。
【０１０１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【０１０２】すなわち、請求項１記載の発明によれば、
Ｈ2 アニール処理を施すことにより、そのＨ2 と、半導
体基板または極薄酸化膜上に形成された自然酸化膜の酸
素または水酸基とが化合してＨ2 Ｏが生成され、自然酸
化膜を除去することが可能となる。
Ｈ2 アニール処理を施すことにより、そのＨ2 と、半導
体基板または極薄酸化膜上に形成された自然酸化膜の酸
素または水酸基とが化合してＨ2 Ｏが生成され、自然酸
化膜を除去することが可能となる。
【０１０３】この結果、良質でしかも膜厚分布の均一な
極薄酸化膜を形成することができるので、ＭＩＯＳ形メ
モリセルを有する半導体集積回路装置の歩留りおよび信
頼性を向上させることが可能となる。
極薄酸化膜を形成することができるので、ＭＩＯＳ形メ
モリセルを有する半導体集積回路装置の歩留りおよび信
頼性を向上させることが可能となる。
【０１０４】また、Ｈ2 アニール処理による自然酸化膜
の除去処理の場合、例えば一ヶ月以上放置して成長した
自然酸化膜でも除去できるので、ＭＩＯＳ形メモリセル
を構成する極薄酸化膜の形成処理前後におけるの処理時
間の管理を緩和することが可能となる。
の除去処理の場合、例えば一ヶ月以上放置して成長した
自然酸化膜でも除去できるので、ＭＩＯＳ形メモリセル
を構成する極薄酸化膜の形成処理前後におけるの処理時
間の管理を緩和することが可能となる。
【０１０５】これらの結果、従来、時間管理が厳しく製
造が困難であったＭＩＯＳメモリセルを有する半導体集
積回路装置を、比較的容易に、しかもその歩留りおよび
信頼性を下げることなく製造することが可能となる。
造が困難であったＭＩＯＳメモリセルを有する半導体集
積回路装置を、比較的容易に、しかもその歩留りおよび
信頼性を下げることなく製造することが可能となる。
【図１】発明の一実施例である半導体集積回路装置の製
造方法を示す工程図である。
造方法を示す工程図である。
【図２】その半導体集積回路装置の製造工程中の半導体
基板の要部断面図である。
基板の要部断面図である。
【図３】その半導体集積回路装置の製造方法に用いる半
導体製造装置を説明する説明図である。
導体製造装置を説明する説明図である。
【図４】その半導体集積回路装置の製造方法に用いる半
導体製造装置を説明する説明図である。
導体製造装置を説明する説明図である。
【図５】その半導体集積回路装置の製造工程中における
半導体基板の要部拡大断面図である。
半導体基板の要部拡大断面図である。
【図６】図５に続く半導体集積回路装置の製造工程中に
おける半導体基板の要部拡大断面図である。
おける半導体基板の要部拡大断面図である。
【図７】本発明の他の実施例である半導体集積回路装置
の製造方法に用いる半導体製造装置の説明図である。
の製造方法に用いる半導体製造装置の説明図である。
【図８】本発明の他の実施例である半導体集積回路装置
の製造方法に用いる半導体製造装置の説明図である。
の製造方法に用いる半導体製造装置の説明図である。
【図９】本発明の他の実施例である半導体集積回路装置
の製造方法に用いる半導体製造装置の説明図である。
の製造方法に用いる半導体製造装置の説明図である。
１ ＭＮＯＳ形メモリセル
２ 半導体基板
３ ｐウエル
４ａ 拡散層
４ｂ 拡散層
４ｃ 拡散層
４ｄ 拡散層
５ａ ゲート酸化膜
５ｂ ゲート酸化膜
６ａ ゲート電極
６ｂ ゲート電極
７ 極薄酸化膜
８ 絶縁膜（所定の絶縁膜）
９ 制御電極
１０ フィールド絶縁膜
１１ 酸化装置
１１ａ プロセスチューブ
１１ｂ 処理室
１１ｃ キャップ
１１ｄ プロセスガス供給管（プロセスガス供給手段）
１１ｅ Ｈ2 ガス供給管（水素ガス供給手段）
１１ｆ ヒータ（加熱手段）
１２ａ ボード
１２ｂ ボード
１３ 成膜装置
１３ａ プロセスチューブ
１３ｂ 反応室
１３ｃ1 フランジ部
１３ｃ2 フランジ部
１３ｄ プロセスガス供給管（プロセスガス供給手段）
１３ｅ Ｈ2 ガス供給管（水素ガス供給手段）
１３ｆ プロセスガス排気管
１３ｇ Ｈ2 ガス排気管
１３ｈ ヒータ（加熱手段）
１３ｉ Ｈ2 アニール処理部
１３ｊ ロードロック室
１４ ドライエッチング装置
１４ａ1 電極
１４ａ2 電極
１４ｂ 処理室
１４ｃ ガス供給管
１４ｄ 高周波電源
１４ｅ 排気管
１５ 半導体製造装置
１５ａ 酸化処理部
１５ｂ 成膜処理部
１５ｃ ロードロック室
１５ｄ Ｈ2 アニール処理部
１５ｅ ローダ
１５ｆ アンローダ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０１Ｌ 29/788
29/792
Claims (3)
- 【請求項１】 半導体基板上に形成された極薄酸化膜
と、その極薄酸化膜上に形成された所定の絶縁膜とから
なる情報記憶用絶縁膜上に制御電極を配置してなるＭＩ
ＯＳ形メモリセルを有する半導体集積回路装置の製造方
法であって、前記極薄酸化膜の形成処理の直前に水素ア
ニール処理を施す工程と、前記所定の絶縁膜の形成処理
の直前に水素アニール処理を施す工程とを有することを
特徴とする半導体集積回路装置の製造方法。 - 【請求項２】 処理室内に収容された半導体基板上に所
定の酸化膜を形成するための酸化性ガスを供給するプロ
セスガス供給手段と、前記処理室内を所定温度に昇温す
る加熱手段とを有する装置本体に、前記半導体基板上に
成長した自然酸化膜を除去するための水素ガスを処理室
内に供給する水素ガス供給手段を設けたことを特徴とす
る半導体集積回路装置の製造装置。 - 【請求項３】 反応室内に収容された半導体基板上に化
学気相堆積膜を形成するための反応ガスを供給するプロ
セスガス供給手段と、前記処理室内または前記半導体基
板を所定温度に昇温する加熱手段とを有する装置本体
に、前記半導体基板上に成長した自然酸化膜を除去する
ための水素ガスを処理室内に供給する水素ガス供給手段
を設けたことを特徴とする半導体集積回路装置の製造装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3179224A JPH0529309A (ja) | 1991-07-19 | 1991-07-19 | 半導体集積回路装置の製造方法および装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3179224A JPH0529309A (ja) | 1991-07-19 | 1991-07-19 | 半導体集積回路装置の製造方法および装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529309A true JPH0529309A (ja) | 1993-02-05 |
Family
ID=16062108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3179224A Withdrawn JPH0529309A (ja) | 1991-07-19 | 1991-07-19 | 半導体集積回路装置の製造方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529309A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5794994A (en) * | 1995-08-09 | 1998-08-18 | Ohi Seisakusho Co., Ltd. | Inside door handle unit for automotive vehicle |
| JP2009124070A (ja) * | 2007-11-19 | 2009-06-04 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法および基板処理装置 |
-
1991
- 1991-07-19 JP JP3179224A patent/JPH0529309A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5794994A (en) * | 1995-08-09 | 1998-08-18 | Ohi Seisakusho Co., Ltd. | Inside door handle unit for automotive vehicle |
| JP2009124070A (ja) * | 2007-11-19 | 2009-06-04 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法および基板処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4001960B2 (ja) | 窒化酸化物誘電体層を有する半導体素子の製造方法 | |
| US6319775B1 (en) | Nitridation process for fabricating an ONO floating-gate electrode in a two-bit EEPROM device | |
| EP1234324B1 (en) | Ono-deposition for 2-bit eeprom devices | |
| KR100615093B1 (ko) | 나노크리스탈을 갖는 비휘발성 메모리 소자의 제조방법 | |
| JP5479437B2 (ja) | シリコン酸化膜の形成方法、シリコン窒化膜の形成方法、シリコン酸窒化膜の形成方法 | |
| JP3312102B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2002261097A (ja) | 誘電体膜およびその形成方法、半導体装置、不揮発性半導体メモリ装置、および半導体装置の製造方法 | |
| WO2002059956A1 (fr) | Procede de fabrication d'un materiau de dispositif electronique | |
| JP2002217317A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US6706613B2 (en) | Methods for manufacturing stacked gates including oxide/nitride/oxide (ONO) interlayer dielectrics using pre-annealing and/or post-annealing in nitrogen | |
| WO2007032282A1 (ja) | 電荷保持特性に優れた不揮発性半導体記憶素子およびその製造方法 | |
| KR100524197B1 (ko) | 매엽식 반도체 소자 제조장치 및 이를 이용한 게이트 전극및 콘택 전극의 연속 형성방법 | |
| KR100482751B1 (ko) | 반도체 소자의 제조 방법 | |
| JP4358504B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH0529309A (ja) | 半導体集積回路装置の製造方法および装置 | |
| US7358198B2 (en) | Semiconductor device and method for fabricating same | |
| US6962728B2 (en) | Method for forming ONO top oxide in NROM structure | |
| JP3548563B2 (ja) | 半導体装置の製造方法 | |
| KR100905276B1 (ko) | 다층 터널 절연막을 포함하는 플래시 메모리 소자 및 그제조 방법 | |
| JPH07297182A (ja) | ＳｉＮ系絶縁膜の形成方法 | |
| JPH01117332A (ja) | 不揮発性半導体メモリおよびその製造方法 | |
| JP2703638B2 (ja) | トンネリング酸化物の製造方法 | |
| KR100367396B1 (ko) | 플래쉬메모리소자의게이트전극형성방법 | |
| JP2001135729A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| KR20070109633A (ko) | 비휘발성 메모리 소자 제조 방법 및 이에 따라 제조된비휘발성 메모리 소자 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |