JPH05288771A - ダイヤフラム式加速度センサ及びその製造方法 - Google Patents
ダイヤフラム式加速度センサ及びその製造方法Info
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- JPH05288771A JPH05288771A JP8897592A JP8897592A JPH05288771A JP H05288771 A JPH05288771 A JP H05288771A JP 8897592 A JP8897592 A JP 8897592A JP 8897592 A JP8897592 A JP 8897592A JP H05288771 A JPH05288771 A JP H05288771A
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Abstract
(57)【要約】
【目的】 温度変化が生じても加速度を高精度で検出す
ることができると共に、周囲の酸化性雰囲気から薄膜抵
抗等を保護することができるダイヤフラム式加速度セン
サ及びその製造方法を提供する 【構成】 ダイヤフラム３が形成されたチップ２の表面
のダイヤフラム３部分に複数個の感歪抵抗４が設けら
れ、チップ２の表面の他の部分に、加速度演算用の半導
体集積回路と、この半導体集積回路の特性調整用の薄膜
抵抗５とが設けられている。そして、感歪抵抗４の上を
除き少なくとも薄膜抵抗５の上を含む部分に保護膜６
ａ、６ｂが形成されている。
ることができると共に、周囲の酸化性雰囲気から薄膜抵
抗等を保護することができるダイヤフラム式加速度セン
サ及びその製造方法を提供する 【構成】 ダイヤフラム３が形成されたチップ２の表面
のダイヤフラム３部分に複数個の感歪抵抗４が設けら
れ、チップ２の表面の他の部分に、加速度演算用の半導
体集積回路と、この半導体集積回路の特性調整用の薄膜
抵抗５とが設けられている。そして、感歪抵抗４の上を
除き少なくとも薄膜抵抗５の上を含む部分に保護膜６
ａ、６ｂが形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、チップ上に複数個の感
歪抵抗からなる感歪ブリッジが設けられており、同一チ
ップ上に、加速度演算用の半導体集積回路と、この半導
体集積回路の特性調整用の薄膜抵抗とが設けられたダイ
ヤフラム式加速度センサ及びその製造方法に関する。
歪抵抗からなる感歪ブリッジが設けられており、同一チ
ップ上に、加速度演算用の半導体集積回路と、この半導
体集積回路の特性調整用の薄膜抵抗とが設けられたダイ
ヤフラム式加速度センサ及びその製造方法に関する。
【０００２】
【従来の技術】図２は、従来のダイヤフラム式集積化半
導体多次元（Ｘ，Ｙ，Ｚ方向）加速度センサを示す断面
図である。パッケージ底部１０上に、ガラス製台座１が
立設固定されており、この台座１上に架け渡されてＮ型
シリコン半導体からなるチップ２が設置されている。こ
のチップ２の下面には、その中央の部分を円形に残して
円輪状の溝が形成されている。この溝の部分が可撓性を
有するダイヤフラム３となっており、このダイヤフラム
３に囲まれた部分が加速度による応力が作用する作用部
２ａとなっている。また、この円輪溝からなるダイヤフ
ラム３の外側の部分はチップ２を台座１に固定するため
の固定部２ｂとなっている。
導体多次元（Ｘ，Ｙ，Ｚ方向）加速度センサを示す断面
図である。パッケージ底部１０上に、ガラス製台座１が
立設固定されており、この台座１上に架け渡されてＮ型
シリコン半導体からなるチップ２が設置されている。こ
のチップ２の下面には、その中央の部分を円形に残して
円輪状の溝が形成されている。この溝の部分が可撓性を
有するダイヤフラム３となっており、このダイヤフラム
３に囲まれた部分が加速度による応力が作用する作用部
２ａとなっている。また、この円輪溝からなるダイヤフ
ラム３の外側の部分はチップ２を台座１に固定するため
の固定部２ｂとなっている。
【０００３】チップ２の上面におけるダイヤフラム３の
直上域の位置には、Ｐ型シリコンからなる感歪抵抗４が
複数個形成されており、この感歪抵抗４により感歪抵抗
ブリッジが構成されている。そして、チップ２の上面に
は、ＳｉＯ2からなる絶縁膜７が形成されており、チッ
プ２の固定部２上には、感歪抵抗４のブリッジからの出
力が入力されてその入力値から加速度を演算する集積回
路（図示せず）と、この集積回路の特性を調整するため
の薄膜抵抗５とが配置されている。更に、チップ２の全
面にはＳｉＯ２からなる保護膜６が形成されている。こ
の保護膜６が半導体集積回路、特に薄膜抵抗５を周囲の
雰囲気による酸化腐食等から保護するようになってい
る。この保護膜６は化学的気相成長法又はスパッタリン
グ法により形成する。
直上域の位置には、Ｐ型シリコンからなる感歪抵抗４が
複数個形成されており、この感歪抵抗４により感歪抵抗
ブリッジが構成されている。そして、チップ２の上面に
は、ＳｉＯ2からなる絶縁膜７が形成されており、チッ
プ２の固定部２上には、感歪抵抗４のブリッジからの出
力が入力されてその入力値から加速度を演算する集積回
路（図示せず）と、この集積回路の特性を調整するため
の薄膜抵抗５とが配置されている。更に、チップ２の全
面にはＳｉＯ２からなる保護膜６が形成されている。こ
の保護膜６が半導体集積回路、特に薄膜抵抗５を周囲の
雰囲気による酸化腐食等から保護するようになってい
る。この保護膜６は化学的気相成長法又はスパッタリン
グ法により形成する。
【０００４】チップ２の作用部２ａの下面には、ガラス
製の重り８が固定されており、この重り８は台座１に囲
まれた領域で、作用部２ａから垂下されている。
製の重り８が固定されており、この重り８は台座１に囲
まれた領域で、作用部２ａから垂下されている。
【０００５】このように半導体集積回路及び薄膜抵抗５
が感歪抵抗４と同一チップに搭載されて構成された従来
の加速度センサにおいては、加速度が作用した場合に、
ガラス製重り８に加速度方向に応力が作用する。これに
より、可撓性を有するダイヤフラム３においてチップが
変形し、その歪みが感歪抵抗４により構成される歪みブ
リッジで検出される。そして、その検出信号がチップ２
に搭載されている半導体集積回路に入力され、加速度の
検出信号として半導体集積回路から外部に出力される。
この半導体集積回路の検出特性は、薄膜抵抗５により調
整される。このように構成された加速度センサにおいて
は、薄膜抵抗５は保護膜６により周囲の酸化腐食雰囲気
から保護されている。
が感歪抵抗４と同一チップに搭載されて構成された従来
の加速度センサにおいては、加速度が作用した場合に、
ガラス製重り８に加速度方向に応力が作用する。これに
より、可撓性を有するダイヤフラム３においてチップが
変形し、その歪みが感歪抵抗４により構成される歪みブ
リッジで検出される。そして、その検出信号がチップ２
に搭載されている半導体集積回路に入力され、加速度の
検出信号として半導体集積回路から外部に出力される。
この半導体集積回路の検出特性は、薄膜抵抗５により調
整される。このように構成された加速度センサにおいて
は、薄膜抵抗５は保護膜６により周囲の酸化腐食雰囲気
から保護されている。
【０００６】
【発明が解決しようとする課題】しかしながら、上述の
従来の加速度センサは、以下に示す問題点がある。即
ち、チップ２の構成材料である単結晶シリコンの熱膨張
係数が３．２×１０-6であるのに対して、保護膜６とし
て使用する酸化シリコンの熱膨張係数が０．３×１０-6
程度であり、両者間に約１０倍の差がある。このため、
温度変化が生じた場合にチップ２と保護膜６との間の熱
膨張係数の相違による応力が発生し、加速度センサの感
歪ダイヤフラム３上に形成した感歪抵抗４にこの応力が
作用して加速度の検出精度を劣化させてしまう。
従来の加速度センサは、以下に示す問題点がある。即
ち、チップ２の構成材料である単結晶シリコンの熱膨張
係数が３．２×１０-6であるのに対して、保護膜６とし
て使用する酸化シリコンの熱膨張係数が０．３×１０-6
程度であり、両者間に約１０倍の差がある。このため、
温度変化が生じた場合にチップ２と保護膜６との間の熱
膨張係数の相違による応力が発生し、加速度センサの感
歪ダイヤフラム３上に形成した感歪抵抗４にこの応力が
作用して加速度の検出精度を劣化させてしまう。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、温度変化が生じても加速度を高精度で検出
することができると共に、薄膜抵抗等をその周囲の酸化
性雰囲気から保護することができるダイヤフラム式加速
度センサ及びその製造方法を提供することを目的とす
る。
のであって、温度変化が生じても加速度を高精度で検出
することができると共に、薄膜抵抗等をその周囲の酸化
性雰囲気から保護することができるダイヤフラム式加速
度センサ及びその製造方法を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明に係るダイヤフラ
ム式加速度センサは、ダイヤフラムが形成されたチップ
の表面の前記ダイヤフラム部分に設けられた複数個の感
歪抵抗と、前記チップ表面の他の部分に設けられた加速
度演算用の半導体集積回路と、前記他の部分に設けられ
前記半導体集積回路の特性調整用の薄膜抵抗と、前記感
歪抵抗の上を除き少なくとも前記薄膜抵抗の上を含む部
分に形成された保護膜とを有することを特徴とする。
ム式加速度センサは、ダイヤフラムが形成されたチップ
の表面の前記ダイヤフラム部分に設けられた複数個の感
歪抵抗と、前記チップ表面の他の部分に設けられた加速
度演算用の半導体集積回路と、前記他の部分に設けられ
前記半導体集積回路の特性調整用の薄膜抵抗と、前記感
歪抵抗の上を除き少なくとも前記薄膜抵抗の上を含む部
分に形成された保護膜とを有することを特徴とする。
【０００９】本発明に係るダイヤフラム式加速度センサ
の製造方法は、ダイヤフラムが形成されたチップの表面
の前記ダイヤフラム部分に複数個の感歪抵抗を設けると
共に前記チップ表面の他の部分に加速度演算用の半導体
集積回路及びこの半導体集積回路の特性調整用の薄膜抵
抗を設ける工程と、前記チップの全面に化学的気相成長
法又はスパッタリング法により保護膜を形成する工程
と、前記薄膜抵抗部分を除き少なくとも前記感歪抵抗の
上の部分の前記保護膜をフォトリソグラフィにより選択
的に除去する工程とを有することを特徴とする。
の製造方法は、ダイヤフラムが形成されたチップの表面
の前記ダイヤフラム部分に複数個の感歪抵抗を設けると
共に前記チップ表面の他の部分に加速度演算用の半導体
集積回路及びこの半導体集積回路の特性調整用の薄膜抵
抗を設ける工程と、前記チップの全面に化学的気相成長
法又はスパッタリング法により保護膜を形成する工程
と、前記薄膜抵抗部分を除き少なくとも前記感歪抵抗の
上の部分の前記保護膜をフォトリソグラフィにより選択
的に除去する工程とを有することを特徴とする。
【００１０】
【作用】本発明においては、半導体集積回路及び薄膜抵
抗を周囲の酸化性雰囲気から保護している保護膜を、薄
膜抵抗の上の部分等のようにこの保護膜を必要とする部
分のみに設けることとし、特に感歪抵抗の上の部分には
この保護膜を設けない。このため、温度変化が生じて
も、保護膜を構成する材料と基材となるチップ構成材料
との間の熱膨張係数の相違に起因して応力が発生して
も、この応力は感歪抵抗には及ばない。従って、温度変
化により加速度の検出精度が劣化することはない。一
方、薄膜抵抗及び集積回路等の汚染に弱い部材は、保護
膜により周囲の酸化性雰囲気から保護されるので、その
特性が劣化することもない。
抗を周囲の酸化性雰囲気から保護している保護膜を、薄
膜抵抗の上の部分等のようにこの保護膜を必要とする部
分のみに設けることとし、特に感歪抵抗の上の部分には
この保護膜を設けない。このため、温度変化が生じて
も、保護膜を構成する材料と基材となるチップ構成材料
との間の熱膨張係数の相違に起因して応力が発生して
も、この応力は感歪抵抗には及ばない。従って、温度変
化により加速度の検出精度が劣化することはない。一
方、薄膜抵抗及び集積回路等の汚染に弱い部材は、保護
膜により周囲の酸化性雰囲気から保護されるので、その
特性が劣化することもない。
【００１１】また、本発明方法においては、感歪抵抗及
び薄膜抵抗をチップに設けた後、保護膜を全面に形成
し、フォトリソグラフィにより少なくとも前記感歪抵抗
部分を含む保護膜が不要な部分の保護膜を除去する。こ
のため、この保護膜を設けない部分を高精度で規定する
ことができると共に、薄膜抵抗、半導体集積回路及び保
護膜の形成工程と同様の半導体製造技術の薄膜形成工程
で使用されているフォトリソグラフィ技術により保護膜
の所定部分を除去するので、これらの膜形成の一連の工
程に組み入れて保護膜を除去することができ、格別煩雑
な工程を設ける必要がない。
び薄膜抵抗をチップに設けた後、保護膜を全面に形成
し、フォトリソグラフィにより少なくとも前記感歪抵抗
部分を含む保護膜が不要な部分の保護膜を除去する。こ
のため、この保護膜を設けない部分を高精度で規定する
ことができると共に、薄膜抵抗、半導体集積回路及び保
護膜の形成工程と同様の半導体製造技術の薄膜形成工程
で使用されているフォトリソグラフィ技術により保護膜
の所定部分を除去するので、これらの膜形成の一連の工
程に組み入れて保護膜を除去することができ、格別煩雑
な工程を設ける必要がない。
【００１２】
【実施例】以下、本発明の実施例について、添付の図面
を参照して具体的に説明する。
を参照して具体的に説明する。
【００１３】図１は本発明の実施例に係るダイヤフラム
式加速度センサを示す断面図である。図１において、図
２と同一の作用を有する構成物には同一符号を付してそ
の詳細な説明を省略する。本実施例において、従来の加
速度センサと異なる点は、チップ２上に設けた保護膜６
ａ，６ｂがチップ２の全面を被覆するものではなく、薄
膜抵抗５の上の部分のみを被覆するように設けられてい
る点である。この保護膜６ａ，６ｂの構成材料は、従来
と同様にシリコン酸化膜（ＳｉＯ2）を使用することが
できる。
式加速度センサを示す断面図である。図１において、図
２と同一の作用を有する構成物には同一符号を付してそ
の詳細な説明を省略する。本実施例において、従来の加
速度センサと異なる点は、チップ２上に設けた保護膜６
ａ，６ｂがチップ２の全面を被覆するものではなく、薄
膜抵抗５の上の部分のみを被覆するように設けられてい
る点である。この保護膜６ａ，６ｂの構成材料は、従来
と同様にシリコン酸化膜（ＳｉＯ2）を使用することが
できる。
【００１４】このように、本実施例は、感歪抵抗４の上
の部分は保護膜が存在しないので、温度変化が生じて
も、保護膜６ａ，６ｂとチップ２との間の熱膨張係数の
差に起因して応力が発生しても、この熱応力は感歪抵抗
４には作用しない。従って、加速度検出特性が劣化する
ことはない。
の部分は保護膜が存在しないので、温度変化が生じて
も、保護膜６ａ，６ｂとチップ２との間の熱膨張係数の
差に起因して応力が発生しても、この熱応力は感歪抵抗
４には作用しない。従って、加速度検出特性が劣化する
ことはない。
【００１５】この本実施例の加速度センサは、以下のよ
うにして製造することができる。Ｎ型単結晶シリコンウ
エハに、複数個のチップ領域を区分けし、各チップ領域
のウエハ下面に円輪状の溝を形成してダイヤフラム３を
設ける。次いで、ウエハ表面における所定の位置に感歪
抵抗４を、薄膜形成技術により形成する。その後、Ｓｉ
Ｏ2からなる絶縁膜（シリコン酸化膜）７を全面に形成
し、更にこの絶縁膜７上にエッチング停止層として窒化
シリコン膜（図示せず）を形成する。この窒化シリコン
膜は、その厚さが約１００乃至１０００Åとなるように
極めて薄く成膜する。その後、薄膜抵抗５及び半導体集
積回路（図示せず）を通常の薄膜形成技術により形成
し、更にその上にシリコン酸化膜からなる保護膜（保護
膜６ａ，６ｂ）を形成する。
うにして製造することができる。Ｎ型単結晶シリコンウ
エハに、複数個のチップ領域を区分けし、各チップ領域
のウエハ下面に円輪状の溝を形成してダイヤフラム３を
設ける。次いで、ウエハ表面における所定の位置に感歪
抵抗４を、薄膜形成技術により形成する。その後、Ｓｉ
Ｏ2からなる絶縁膜（シリコン酸化膜）７を全面に形成
し、更にこの絶縁膜７上にエッチング停止層として窒化
シリコン膜（図示せず）を形成する。この窒化シリコン
膜は、その厚さが約１００乃至１０００Åとなるように
極めて薄く成膜する。その後、薄膜抵抗５及び半導体集
積回路（図示せず）を通常の薄膜形成技術により形成
し、更にその上にシリコン酸化膜からなる保護膜（保護
膜６ａ，６ｂ）を形成する。
【００１６】その後、フォトレジストを薄膜抵抗５及び
半導体集積回路の部分を被覆し、少なくとも感歪抵抗４
の部分は被覆しないようにフォトリソグラフィ技術によ
りパターン形成する。そして、このウエハを弗化水素液
からなるエッチング液中に浸漬する。そうすると、フォ
トレジストに被覆されていない部分の保護膜はエッチン
グ除去され、フォトレジストに被覆されていた部分の保
護膜６ａ、６ｂは残存する。このエッチング工程におい
て、エッチングが保護膜の下の窒化シリコン膜まで進行
すると、この窒化シリコン膜はエッチング液である弗化
水素液に対するエッチング速度が遅いので、エッチング
が停止し、窒化シリコン膜の下層の絶縁膜７までエッチ
ングされてしまうことがない。これにより、所定部分の
み被覆する保護膜６ａ，６ｂがチップ２上にパターン形
成される。
半導体集積回路の部分を被覆し、少なくとも感歪抵抗４
の部分は被覆しないようにフォトリソグラフィ技術によ
りパターン形成する。そして、このウエハを弗化水素液
からなるエッチング液中に浸漬する。そうすると、フォ
トレジストに被覆されていない部分の保護膜はエッチン
グ除去され、フォトレジストに被覆されていた部分の保
護膜６ａ、６ｂは残存する。このエッチング工程におい
て、エッチングが保護膜の下の窒化シリコン膜まで進行
すると、この窒化シリコン膜はエッチング液である弗化
水素液に対するエッチング速度が遅いので、エッチング
が停止し、窒化シリコン膜の下層の絶縁膜７までエッチ
ングされてしまうことがない。これにより、所定部分の
み被覆する保護膜６ａ，６ｂがチップ２上にパターン形
成される。
【００１７】その後、各チップをウエハから分離し、チ
ップ２の作用部２ａの下面にガラス重り８を接着固定し
た後、パッケージ底部１０上にガラス台座１を介してチ
ップ２を搭載する。このようにして、図１に示す構造の
加速度センサが完成する。本実施例方法においては、保
護膜をフォトリソグラフィによりパターニングする工程
が付加されるが、薄膜抵抗及び半導体集積回路のパター
ニング工程と同様の工程であるので、工程が煩雑化する
ことなく容易に且つ高精度で保護膜６ａ、６ｂを形成す
ることができる。
ップ２の作用部２ａの下面にガラス重り８を接着固定し
た後、パッケージ底部１０上にガラス台座１を介してチ
ップ２を搭載する。このようにして、図１に示す構造の
加速度センサが完成する。本実施例方法においては、保
護膜をフォトリソグラフィによりパターニングする工程
が付加されるが、薄膜抵抗及び半導体集積回路のパター
ニング工程と同様の工程であるので、工程が煩雑化する
ことなく容易に且つ高精度で保護膜６ａ、６ｂを形成す
ることができる。
【００１８】
【発明の効果】以上説明したように本発明によれば、温
度変化が生じてもその検出特性が劣化しない加速度セン
サを提供することができる。また、この加速度センサ
は、チップ上に搭載される薄膜抵抗等の形成工程と同様
のフォトリソグラフィを使用した工程で製造することが
できるので、その製造が複雑化することなく容易に製造
することができる。
度変化が生じてもその検出特性が劣化しない加速度セン
サを提供することができる。また、この加速度センサ
は、チップ上に搭載される薄膜抵抗等の形成工程と同様
のフォトリソグラフィを使用した工程で製造することが
できるので、その製造が複雑化することなく容易に製造
することができる。
【図１】本発明の実施例に係る加速度センサを示す断面
図である。
図である。
【図２】従来の加速度センサを示す断面図である。
【符号の説明】 １；ガラス製台座 ２；チップ ２ａ；作用部 ２ｂ；固定部 ３；ダイヤフラム ４；感歪抵抗 ５；薄膜抵抗 ６，６ａ，６ｂ；保護膜 ７；絶縁膜 ８；ガラス製重り
Claims (2)
- 【請求項１】 ダイヤフラムが形成されたチップの表面
の前記ダイヤフラム部分に設けられた複数個の感歪抵抗
と、前記チップ表面の他の部分に設けられた加速度演算
用の半導体集積回路と、前記他の部分に設けられ前記半
導体集積回路の特性調整用の薄膜抵抗と、前記感歪抵抗
の上を除き少なくとも前記薄膜抵抗の上を含む部分に形
成された保護膜とを有することを特徴とするダイヤフラ
ム式加速度センサ。 - 【請求項２】 ダイヤフラムが形成されたチップの表面
の前記ダイヤフラム部分に複数個の感歪抵抗を設けると
共に前記チップ表面の他の部分に加速度演算用の半導体
集積回路及びこの半導体集積回路の特性調整用の薄膜抵
抗を設ける工程と、前記チップの全面に化学的気相成長
法又はスパッタリング法により保護膜を形成する工程
と、前記薄膜抵抗部分を除き少なくとも前記感歪抵抗の
上の部分の前記保護膜をフォトリソグラフィにより選択
的に除去する工程とを有することを特徴とするダイヤフ
ラム式加速度センサの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8897592A JPH05288771A (ja) | 1992-04-09 | 1992-04-09 | ダイヤフラム式加速度センサ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8897592A JPH05288771A (ja) | 1992-04-09 | 1992-04-09 | ダイヤフラム式加速度センサ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05288771A true JPH05288771A (ja) | 1993-11-02 |
Family
ID=13957808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8897592A Pending JPH05288771A (ja) | 1992-04-09 | 1992-04-09 | ダイヤフラム式加速度センサ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05288771A (ja) |
Cited By (8)
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|---|---|---|---|---|
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-
1992
- 1992-04-09 JP JP8897592A patent/JPH05288771A/ja active Pending
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