JPH05283476A - 半導体製造方法 - Google Patents
半導体製造方法Info
- Publication number
- JPH05283476A JPH05283476A JP8365192A JP8365192A JPH05283476A JP H05283476 A JPH05283476 A JP H05283476A JP 8365192 A JP8365192 A JP 8365192A JP 8365192 A JP8365192 A JP 8365192A JP H05283476 A JPH05283476 A JP H05283476A
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- JP
- Japan
- Prior art keywords
- wiring pattern
- electrode wiring
- electrode
- pattern
- solder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 透明基板の電極配線パターンをチップ電極配
線パターンに合わせ、フェイスダウン実装の合わせずれ
を防ぐ。 【構成】 透明回路基板３の電極配線パターンは半導体
素子１の電極配線パターンと同サイズ又は小さく設計さ
れている。高倍率顕微鏡を用いて加熱台に固定された半
導体素子１の電極パターン２に回路基板３の電極パター
ン４を合わせる。位置ぎめ終了後荷重をかけ加熱。半田
溶融確認部５で半田の溶融状態を検知し片あたりによる
接着不良を防ぎフェイスダウン実装が実行される。 【効果】 ±１μｍの精度でフェイスダウン実装が出来
る。半田溶融不良による組立不良を防ぐ。
線パターンに合わせ、フェイスダウン実装の合わせずれ
を防ぐ。 【構成】 透明回路基板３の電極配線パターンは半導体
素子１の電極配線パターンと同サイズ又は小さく設計さ
れている。高倍率顕微鏡を用いて加熱台に固定された半
導体素子１の電極パターン２に回路基板３の電極パター
ン４を合わせる。位置ぎめ終了後荷重をかけ加熱。半田
溶融確認部５で半田の溶融状態を検知し片あたりによる
接着不良を防ぎフェイスダウン実装が実行される。 【効果】 ±１μｍの精度でフェイスダウン実装が出来
る。半田溶融不良による組立不良を防ぐ。
Description
【０００１】
【産業上の利用分野】本発明は透明基板を用いたフェイ
スダウン実装に係わり、特に高精度な位置合わせを要す
るフェイスダウン実装が可能となる半導体製造方法に関
する。
スダウン実装に係わり、特に高精度な位置合わせを要す
るフェイスダウン実装が可能となる半導体製造方法に関
する。
【０００２】
【従来の技術】超高周波帯で使用する半導体チップやチ
ップ裏面より光を入射または出射させる光素子チップを
パッケージや回路基板に実装するには、従来からフェイ
スダウンボンディングと呼ばれる手法が広く用いられて
いる。すなわち、コレットにより表面電極を下に向けて
保持された半導体チップを回路基板上の配線パタンに位
置合わせした後、チップを基板に接着、固定する。
ップ裏面より光を入射または出射させる光素子チップを
パッケージや回路基板に実装するには、従来からフェイ
スダウンボンディングと呼ばれる手法が広く用いられて
いる。すなわち、コレットにより表面電極を下に向けて
保持された半導体チップを回路基板上の配線パタンに位
置合わせした後、チップを基板に接着、固定する。
【０００３】従来、このようなフェイスダウンボンディ
ング装置においては、「混成集積回路」菅口原留編、工
業調査会（１９６８年１０月）第１７８〜１８１頁に示
されているように、ハーフミラーを用いた位置合わせ法
が採用されている。
ング装置においては、「混成集積回路」菅口原留編、工
業調査会（１９６８年１０月）第１７８〜１８１頁に示
されているように、ハーフミラーを用いた位置合わせ法
が採用されている。
【０００４】
【発明が解決しようとする課題】しかし、上記の従来の
方法ではハーフミラーを介在させた間接的な位置合わせ
になるために、合わせ精度を高めることが極めて困難で
あり通常±２０μｍ程度の位置合わせ精度が限界であっ
た。この対策として、例えば特開平３−１４８４１７号
公報に記載のように基板を透明化して基板の裏面から直
視にて位置合わせを行う方法がある。これを採用する
際、合わせマークを設けることが不可能な微小チップに
おいては、電極パターンを合わせマークとする必要があ
る。この為基板パターンがチップパターンより大きい場
合に、精密に合わせられない問題があった。素子一般に
ついて言えば、素子と回路基板の位置ずれは容量の増加
となり好ましくない。また微小チップにおいて位置ずれ
は、半田に段差が有るため片あたりになりやすく、半田
の溶融不良が起こり接着性が低下する原因ともなる。従
来は組立工程中に片あたりを検知出来ない問題があっ
た。また受光径の小さい半導体受光素子では、±５μｍ
以内の位置合わせ精度が必要であり従来方法では不足で
あった。
方法ではハーフミラーを介在させた間接的な位置合わせ
になるために、合わせ精度を高めることが極めて困難で
あり通常±２０μｍ程度の位置合わせ精度が限界であっ
た。この対策として、例えば特開平３−１４８４１７号
公報に記載のように基板を透明化して基板の裏面から直
視にて位置合わせを行う方法がある。これを採用する
際、合わせマークを設けることが不可能な微小チップに
おいては、電極パターンを合わせマークとする必要があ
る。この為基板パターンがチップパターンより大きい場
合に、精密に合わせられない問題があった。素子一般に
ついて言えば、素子と回路基板の位置ずれは容量の増加
となり好ましくない。また微小チップにおいて位置ずれ
は、半田に段差が有るため片あたりになりやすく、半田
の溶融不良が起こり接着性が低下する原因ともなる。従
来は組立工程中に片あたりを検知出来ない問題があっ
た。また受光径の小さい半導体受光素子では、±５μｍ
以内の位置合わせ精度が必要であり従来方法では不足で
あった。
【０００５】本発明の目的は、透明基板を用いた直視に
よるフェイスダウンボンディングの際に電極配線パター
ンを用いて位置合わせを高精度化し、組立性を高めるこ
とにある。
よるフェイスダウンボンディングの際に電極配線パター
ンを用いて位置合わせを高精度化し、組立性を高めるこ
とにある。
【０００６】
【課題を解決するための手段】上記目的は、半導体素子
をフェイスダウン方式にて透明基板に実装する際に、基
板の電極配線パターンをチップの電極配線パターンと同
サイズ、又は小さくし位置合わせを高精度化した半導体
製造方法により達成される。このとき基板上に半田の溶
融が確認出来るパターンを最低２ヵ所設け組立状態を検
査することを可能とし組立不良を防ぐことにより解決す
る。
をフェイスダウン方式にて透明基板に実装する際に、基
板の電極配線パターンをチップの電極配線パターンと同
サイズ、又は小さくし位置合わせを高精度化した半導体
製造方法により達成される。このとき基板上に半田の溶
融が確認出来るパターンを最低２ヵ所設け組立状態を検
査することを可能とし組立不良を防ぐことにより解決す
る。
【０００７】
【作用】透明回路基板上電極配線パターンをチップ上電
極配線パターンと同サイズ又は小さく設計することによ
って、透明回路基板裏面より合わせを行なうフェイスダ
ウンボンディングの精密な位置合わせが可能となる。更
に組立工程中に半田の溶融が観察できることにより片あ
たりによる接着不良を防ぐ。
極配線パターンと同サイズ又は小さく設計することによ
って、透明回路基板裏面より合わせを行なうフェイスダ
ウンボンディングの精密な位置合わせが可能となる。更
に組立工程中に半田の溶融が観察できることにより片あ
たりによる接着不良を防ぐ。
【０００８】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。
る。
【０００９】実施例１．図１は実施例の構造断面図であ
る。本実施例において用いた半導体素子の仕様は以下の
とおりである。
る。本実施例において用いた半導体素子の仕様は以下の
とおりである。
【００１０】 １．材料 ＩｎＰ ２．サイズ ０．２５×０．２５×０．１６（ｍｍ） 回路基板の仕様は以下のとおりである。
【００１１】 １．材料 ＳｉＯ2 ２．サイズ １×１×０．２ｔ（ｍｍ） ここで半導体素子１と回路基板３の接合時に、回路基板
３を透明な材料で作成し、裏面からの直視により位置合
わせを行なう。加熱台に固定した半導体素子１の電極配
線パターン２及び透明回路基板３の電極配線パターン４
を合わせマークとし位置合わせをおこない素子と基板の
位置ずれを防ぐ。位置合わせ後に荷重をかけ加熱、実装
が完了する。
３を透明な材料で作成し、裏面からの直視により位置合
わせを行なう。加熱台に固定した半導体素子１の電極配
線パターン２及び透明回路基板３の電極配線パターン４
を合わせマークとし位置合わせをおこない素子と基板の
位置ずれを防ぐ。位置合わせ後に荷重をかけ加熱、実装
が完了する。
【００１２】裏面から見た半導体素子１と透明回路基板
３の接合後の構成を図２に示す。
３の接合後の構成を図２に示す。
【００１３】透明回路基板３の電極配線パターン４は、
半導体素子１の電極配線パターンと同サイズ又は小さく
設計し基板裏面から合わせ精度を検知する。位置合わせ
終了後基板上に設けた半田の溶融が確認できるパターン
５により、加熱中の半田溶融状態を観察し、片あたりに
よる接着不良を防ぐ。
半導体素子１の電極配線パターンと同サイズ又は小さく
設計し基板裏面から合わせ精度を検知する。位置合わせ
終了後基板上に設けた半田の溶融が確認できるパターン
５により、加熱中の半田溶融状態を観察し、片あたりに
よる接着不良を防ぐ。
【００１４】
【発明の効果】以上述べた本発明によれば、超精密な位
置合わせを必要とするフェイスダウンボンディングが可
能となり、それにともない組立性、特性が向上する。
置合わせを必要とするフェイスダウンボンディングが可
能となり、それにともない組立性、特性が向上する。
【図１】本発明実施例の構成断面図。
【図２】本発明実施例の組立完成裏面外観図。
１…半導体素子、 ２…素子電極、 ３…透明回路基
板、 ４…基板電極、 ５…半田溶融確認部。
板、 ４…基板電極、 ５…半田溶融確認部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小野 佑一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (2)
- 【請求項１】半導体素子をフェイスダウン方式により透
明基板に実装する際、上記透明基板の電極配線パターン
を、上記半導体素子の電極配線パターンと同サイズ又は
小さくしたことを特徴とする半導体製造方法。 - 【請求項２】請求項１に記載の半導体製造方法におい
て、半田の溶融が組立中に確認出来るパターンを上記透
明基板上に少くとも２ヵ所設けたことを特徴とする半導
体製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8365192A JPH05283476A (ja) | 1992-04-06 | 1992-04-06 | 半導体製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8365192A JPH05283476A (ja) | 1992-04-06 | 1992-04-06 | 半導体製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283476A true JPH05283476A (ja) | 1993-10-29 |
Family
ID=13808360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8365192A Pending JPH05283476A (ja) | 1992-04-06 | 1992-04-06 | 半導体製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283476A (ja) |
-
1992
- 1992-04-06 JP JP8365192A patent/JPH05283476A/ja active Pending
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