JPH03218037A - 半導体素子実装用基板 - Google Patents

半導体素子実装用基板

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JPH03218037A
JPH03218037A JP2013415A JP1341590A JPH03218037A JP H03218037 A JPH03218037 A JP H03218037A JP 2013415 A JP2013415 A JP 2013415A JP 1341590 A JP1341590 A JP 1341590A JP H03218037 A JPH03218037 A JP H03218037A
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JP
Japan
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bumps
semiconductor element
substrate
electrode terminal
terminals
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JP2013415A
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Katsunori Nishiguchi
勝規 西口
Atsushi Miki
淳 三木
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Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
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Publication date
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Priority to EP91100821A priority patent/EP0439137A2/en
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
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    • H01L2224/81143—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＩＣチップ等の半導体素子が実装される半導
体素子実装用基板に関する。
〔従来の技術〕
ＩＣ等の半導体素子を基板上に実装する場合に、半導体
素子の電極パッド上に凸状のバンプを形成し、このバン
プを基板上に形成されている電極端子上に直接接続する
ことが行われている。
〔発明が解決しようとする課題〕
基板上の電極端子は、従来、平坦に形成されていた。こ
のため、半導体素子上のバンプを基板上の電極端子に正
確に位置合せしなければ、バンプ材料が電極端子の周辺
部にはみ出し、隣接する電極端子同士を短絡させるおそ
れがあった。
また、半導体素子の集積度が高くなるほど、基板上に形
成される電極端子のサイズ及びピッチ間隔は小さくなる
。このため、高集積化が進むほどバンプと電極端子とを
非常に高い精度で位置合せする必要が生ずる。
しかし、そのような高い精度での位置合せには、それな
りの時間が必要であり、実装に要する時間が長くなると
共に、高精度で高価な位置合せ装置を必要とする。この
ため、実装コストが高いものとなっていた。
そこで、上述の事情に鑑み、本発明は実装に要する時間
を短縮すると共に、実装コストを低減することを目的と
している。
〔課題を解決するための手段〕
上述の目的を達成するため、本発明による半導体素子実
装用基板においては、基板上の電極端子の表面に外周部
から中央部に向かって深くなると共に、バンプの少なく
とも頂部を受容する凹部が形成され、この電極端子の凹
部の中央部はその外周部よりも低融点の金属で形成され
た構成となつている。
〔作用〕
このようにすることにより、大まかな位置合せ後に半導
体素子を基板に押し付けるだけで、半導体素子上のバン
プが基板上の電極端子に対して高精度に位置合せされる
。さらに、電極端子の凹部の中央部の低融点金属を溶融
させると、低融点金属の表面張力により半導体素子上の
バンプが基板上の電極端子の中央部に誘導され、バンプ
と電極端子とがより高精度に位置合せされる。
〔実施例〕
以下、本発明の実施例について第１図及び第２図を参照
しつつ、説明する。
第１図は本発明による半導体素子実装用基板とその電極
端子に対して大まかに位置合せされた半導体素子とを示
しており、第２図は半導体素子上のバンプが第１図に示
した状態から基板上の電極端子の中央部に移動する途中
の状態を示しており、第３図は実装後の状態を示してい
る。
図示したように、半導体素子１にはその表面から突出し
て複数のバンプ２が形成されている。
他方、半導体素子１が実装される基板３には、半導体素
子１上のバンプ２に対応して複数の電極端子５が形成さ
れている。この電極端子５はその表面にバンプ２の少な
くとも頂部を受容する凹部４を有している。この凹部４
は外周部から中心部に向かって徐々に深くなるように形
成されており、該中心部が最も深くなっている。電極端
子５は、例えば次のようにして形成される。まず、基板
３の電極端子５が形成される部分に窪みを形成する。
この窪みは半導体素子１上に形成されているバンプ２の
少なくとも頂部（図では下端部）を受容し得る程度の大
きさに形成される。そして、この窪みに選択的に金属メ
ッキや真空蒸着等を施して電極端子５が形成される。こ
のようにして形成された電極端子５は、その表面にバン
プ２の少なくとも頂部を受容する四部４を有することと
なる。なお、電極端子５は中央部５ａとその外周部５ｂ
とが別々に形成され、中央部５ａは外周部５ｂを形成す
る金属よりも融点が低い金属で形成されている。本実施
例では、中央部５ａをＡ　ｕ　／　２　０％Ｓｎの合金
で形成し、外周部５ｂをＡｕで形成している。
このように形成された基板３に対して、半導体素子１を
実装する場合、半導体素子１上のバンプ２と基板３上の
電極端子５との位置合せが図示しない位置合せ装置によ
り行われるが、この位置合せは、第１図に示したように
、バンプ２の頂部が電極端子５の凹部４内からはみ出さ
ない程度の大まかな位置合せで足りる。なぜなら、バン
プ２の頂部が電極端子５の四部４内に納まる範囲内に位
置合せされていれば、この位置合せの後に半導体素子１
を基板３に対して軽く押し付けることにより、バンプ２
は電極端子５の凹部４の表面に沿って案内され、凹部４
の中心部に向かって自動的に移動するからである。しか
しながら、バンプ２と電極端子５の間には摩擦力が作用
するため、第２図に示したように、バ〉・プ２は電極端
子５の中心から若干ずれた位置にて停止してしまう。こ
のバンプ２が停止する位置を含むように低融点金属で電
極端子５の中央部５ａを形成しておけば、基板３を加熱
し電極端子５の中央部５ａを溶融させることにより、溶
幣した金属の表面張力がバンプ２に作用し、この表面張
力によりバンプ２はさらに電極端子５の中心部に向かっ
て誘導される。したがって、第３図に示したように、非
常に高い精度でバンプ２が電極端子５の中心部に位置合
せされる。なお、表面張力は溶融金属の表面積をできる
だけ小さくするように作用する。したがって、この表面
張力により半導体素子１上の各バンプ２と基板３上の各
電極端子５との総合的な位置ズレが最小となるように、
半導体素子１は基板３に対して位置合せされる。このよ
うにして正確な位置合せが行われた後、さらに基板３を
加熱してバンプ２を溶融し、バンプ２と電極端子５とを
互いに接続してもよい。
半導体素子１上に形成されるバンプ２のサイズを直径８
０μｍ１高さ約３０μｍとし、また、基板３上の電極端
子５のサイズを直径１００μｍとして、半導体素子１を
基板３に実装した。この場合に、実装後のバンプ２と電
極端子５の位置ズレを±５μｍ以内に納めるために、位
置合せ装置に要求される位置合せ精度は±５０μｍであ
った。
これに対して、上述の例と同寸法の平坦な電極端子が形
成された従来の基板に、上述した例と同じ半導体素子を
実装したところ、位置合せ装置に同様に要求される精度
は±５μｍであった。この結果を下表に示す。
〔発明の効果〕
以上説明したように、本発明によれば従来のように高精
度で高価な位置合せ装置を必要とせず、比較的安価な位
置合せ装置を用いることができる。
また、位置合せ装置による位置合せは、大まかなもので
足りるので、位置合せ装置による精密な位置合せを必要
としていた従来に比し、位置合せ装置による位置合せに
必要とされる時間が短くなる。
したがって、実装に要する時間及びコストを低減するこ
とができる。
【図面の簡単な説明】
第１図は本発明による半導体素子実装用基板とその電極
端子に対して大まかに位置合せされた半導体素子とを示
した図、第２図は半導体素子上のバンプが基板上の電極
端子の中心部に移動する途中の状態を示した図、第３図
はそれらの実装後の状態を示した図である。 １・・・半導体素子、２・・・バンプ、３・・・基板、
４・・・凹部，５・・・電極端子、５ａ・・・中央部、
５ｂ・・・外周部、６・・・金属層。

Claims (1)

  1. 【特許請求の範囲】 表面にバンプを有する半導体素子が実装される基板であ
    って、 前記バンプが接続される電極端子を有しており、前記電
    極端子の表面には外周部から中央部に向かって深くなる
    と共に、前記バンプの少なくとも頂部を受容する凹部が
    形成され、前記電極端子の凹部の中央部はその外周部よ
    りも低融点の金属で形成されていることを特徴とする半
    導体素子実装用基板。
JP2013415A 1990-01-23 1990-01-23 半導体素子実装用基板 Pending JPH03218037A (ja)

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Application Number Priority Date Filing Date Title
JP2013415A JPH03218037A (ja) 1990-01-23 1990-01-23 半導体素子実装用基板
AU69823/91A AU637874B2 (en) 1990-01-23 1991-01-22 Substrate for packaging a semiconductor device
CA002034700A CA2034700A1 (en) 1990-01-23 1991-01-22 Substrate for packaging a semiconductor device
EP91100821A EP0439137A2 (en) 1990-01-23 1991-01-23 Substrate for packaging a semiconductor device, packaging structure and method
KR1019910001105A KR950001368B1 (ko) 1990-01-23 1991-01-23 반도체소자 실장용 기판 및 반도체소자의 실장방법
US07/644,846 US5196726A (en) 1990-01-23 1991-01-23 Substrate for packaging a semiconductor device having particular terminal and bump structure
US07/993,006 US5298460A (en) 1990-01-23 1992-12-18 Substrate for packaging a semiconductor device

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005311358A (ja) * 2004-04-19 2005-11-04 General Electric Co <Ge> 電子機器組立体並びにそれを組立てるための装置及び方法
JP2008244180A (ja) * 2007-03-28 2008-10-09 Kyocera Corp 実装構造体およびその製造方法
JP2013207483A (ja) * 2012-03-28 2013-10-07 Daishinku Corp 圧電振動片および当該圧電振動片を用いた圧電振動デバイス

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