JPH0528106A - データ転送方式 - Google Patents
データ転送方式Info
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- JPH0528106A JPH0528106A JP20326391A JP20326391A JPH0528106A JP H0528106 A JPH0528106 A JP H0528106A JP 20326391 A JP20326391 A JP 20326391A JP 20326391 A JP20326391 A JP 20326391A JP H0528106 A JPH0528106 A JP H0528106A
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- data
- transmission
- clock
- fifo memory
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Abstract
(57)【要約】
【目的】 マイクロプロセッサ間でデータ転送を行なう
データ転送方式に於いて、高速なシリアルデータ転送を
簡単な回路構成，簡単なプログラム処理で実現できるよ
うにする。 【構成】 データ送信回路２内には送信用ＦＩＦＯメモ
リが設けられており、マイクロプロセッサ１はデータを
相手方に送信する場合、送信用ＦＩＦＯメモリに送信デ
ータを書き込み、その後、データ書き込み信号５をアク
ティブにする。データ送信回路２はこれにより、送信用
ＦＩＦＯメモリに書き込まれているデータを順次読み出
し、パラレルシリアル変換して相手方に送信する。デー
タ受信回路３内には受信用ＦＩＦＯメモリが設けられて
おり、相手方からの受信データ１２は受信用ＦＩＦＯメ
モリに一旦書き込まれ、マイクロプロセッサ１からのデ
ータ読み出し信号１６に従って読み出される。
データ転送方式に於いて、高速なシリアルデータ転送を
簡単な回路構成，簡単なプログラム処理で実現できるよ
うにする。 【構成】 データ送信回路２内には送信用ＦＩＦＯメモ
リが設けられており、マイクロプロセッサ１はデータを
相手方に送信する場合、送信用ＦＩＦＯメモリに送信デ
ータを書き込み、その後、データ書き込み信号５をアク
ティブにする。データ送信回路２はこれにより、送信用
ＦＩＦＯメモリに書き込まれているデータを順次読み出
し、パラレルシリアル変換して相手方に送信する。デー
タ受信回路３内には受信用ＦＩＦＯメモリが設けられて
おり、相手方からの受信データ１２は受信用ＦＩＦＯメ
モリに一旦書き込まれ、マイクロプロセッサ１からのデ
ータ読み出し信号１６に従って読み出される。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサ間で
データ転送を行なうデータ転送方式に関する。
データ転送を行なうデータ転送方式に関する。
【０００２】
【従来の技術】マルチマイクロプロセッサシステムに於
いては、従来より種々のデータ転送技術が実現されてい
る。
いては、従来より種々のデータ転送技術が実現されてい
る。
【０００３】このデータ転送技術はパラレルデータ転送
方式とシリアルデータ転送方式との２つに大別される。
方式とシリアルデータ転送方式との２つに大別される。
【０００４】パラレルデータ転送方式は、マイクロプロ
セッサ相互間を制御信号バス，アドレスバス，データバ
スで接続し、同時に複数ビットのデータをマイクロプロ
セッサ間で転送するようにしたものであり、高速なデー
タ転送を行なうことができる。尚、パラレルデータ転送
方式には、ＩＥＥＥ−７９６（マルチバス），ＩＥＥＥ
−Ｐ１０１４（ＶＭＥバス），ＩＥＥＥ−４８８（ＧＰ
ＩＢ）等がある。
セッサ相互間を制御信号バス，アドレスバス，データバ
スで接続し、同時に複数ビットのデータをマイクロプロ
セッサ間で転送するようにしたものであり、高速なデー
タ転送を行なうことができる。尚、パラレルデータ転送
方式には、ＩＥＥＥ−７９６（マルチバス），ＩＥＥＥ
−Ｐ１０１４（ＶＭＥバス），ＩＥＥＥ−４８８（ＧＰ
ＩＢ）等がある。
【０００５】また、シリアルデータ転送方式は、マイク
ロプロセッサ内部のパラレルデータを一旦シリアルデー
タに変換して相手方のマイクロプロセッサに転送するも
のであり、インターフェース信号の数が少なく、容易に
マイクロプロセッサシステムを接続することができる。
尚、シリアルデータ転送方式には、調歩同期方式，ＳＤ
ＬＣ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄａｔａ Ｌｉｎｋ
Ｃｏｎｔｒｏｌ），ＨＤＬＣ（Ｈｉｇｈｌｅｖｅｌ Ｄ
ａｔａ Ｌｉｎｋ Ｃｏｎｔｒｏｌｐｒｏｃｅｄｕｒｅ
ｓ）等がある。
ロプロセッサ内部のパラレルデータを一旦シリアルデー
タに変換して相手方のマイクロプロセッサに転送するも
のであり、インターフェース信号の数が少なく、容易に
マイクロプロセッサシステムを接続することができる。
尚、シリアルデータ転送方式には、調歩同期方式，ＳＤ
ＬＣ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄａｔａ Ｌｉｎｋ
Ｃｏｎｔｒｏｌ），ＨＤＬＣ（Ｈｉｇｈｌｅｖｅｌ Ｄ
ａｔａ Ｌｉｎｋ Ｃｏｎｔｒｏｌｐｒｏｃｅｄｕｒｅ
ｓ）等がある。
【０００６】
【発明が解決しようとする課題】上述したパラレルデー
タ転送方式として有名なマルチバス等は大規模なマルチ
マイクロプロセッサシステムでのシステムバス拡張用に
開発されているため、インターフェース信号の数が多
く、また、複数のマイクロプロセッサシステムがインタ
ーフェース信号ラインを共用するので、インターフェー
ス信号ラインの調停のための制御回路が必要となる。こ
のため、大規模な回路が必要になり、インターフェース
条件並びに回路構成の単純性が要求されるマルチマイク
ロプロセッサシステムには適さないという問題がある。
タ転送方式として有名なマルチバス等は大規模なマルチ
マイクロプロセッサシステムでのシステムバス拡張用に
開発されているため、インターフェース信号の数が多
く、また、複数のマイクロプロセッサシステムがインタ
ーフェース信号ラインを共用するので、インターフェー
ス信号ラインの調停のための制御回路が必要となる。こ
のため、大規模な回路が必要になり、インターフェース
条件並びに回路構成の単純性が要求されるマルチマイク
ロプロセッサシステムには適さないという問題がある。
【０００７】一方、シリアルデータ転送方式として有名
な調歩同期方式では、回路構成を簡単なものにすること
はできるが、データ転送速度が遅く、高速性を要求され
るマルチマイクロプロセッサシステムには適さないとい
う問題がある。
な調歩同期方式では、回路構成を簡単なものにすること
はできるが、データ転送速度が遅く、高速性を要求され
るマルチマイクロプロセッサシステムには適さないとい
う問題がある。
【０００８】また、ＳＤＬＣ，ＨＤＬＣによれば、高速
データ転送にも耐え得るが、高速性を要求すると、ＤＭ
Ａ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）を行
なうことが必要になるため、回路規模が大きくなってし
まうと共に、ＤＭＡが行なわれている間、マイクロプロ
セッサが止められてしまうという問題がある。また、Ｓ
ＤＬＣ，ＨＤＬＣはプロトコルが規定されているため、
プログラム処理が複雑になるという問題がある。
データ転送にも耐え得るが、高速性を要求すると、ＤＭ
Ａ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）を行
なうことが必要になるため、回路規模が大きくなってし
まうと共に、ＤＭＡが行なわれている間、マイクロプロ
セッサが止められてしまうという問題がある。また、Ｓ
ＤＬＣ，ＨＤＬＣはプロトコルが規定されているため、
プログラム処理が複雑になるという問題がある。
【０００９】本発明の目的は高速なシリアルデータ転送
を、簡単な回路構成，簡単なプログラム処理で行なうこ
とを可能にするデータ転送回路を提供することにある。
を、簡単な回路構成，簡単なプログラム処理で行なうこ
とを可能にするデータ転送回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明は上記目的を達成
するため、マイクロプロセッサ間でデータ転送を行なう
データ転送方式に於いて、前記各マイクロプロセッサそ
れぞれに、対応するマイクロプロセッサから出力される
Ｎビット構成の送信データを一時保持する送信用ＦＩＦ
Ｏメモリ、クロックをＮ分周した１／Ｎクロックを発生
する１／Ｎクロック発生手段、対応するマイクロプロセ
ッサからのデータ送信要求に応答して前記送信用ＦＩＦ
Ｏメモリに保持されている送信データを前記１／Ｎクロ
ックに同期して順次読み出し、読み出した送信データを
前記クロックに同期して順次シリアルデータに変換して
送信先に出力するパラレルシリアル変換手段、前記クロ
ック及び前記クロックをＮ分周した１／Ｎクロックを送
信先に出力するクロック送信手段及び前記送信用ＦＩＦ
Ｏメモリが空状態になることにより送信先にデータ送信
終了信号を出力する終了信号送信手段を含むデータ送信
回路と、送信元からのシリアルデータを送信元からのク
ロックに同期してパラレルデータに変換するシリアルパ
ラレル変換手段及び該シリアルパラレル変換手段の変換
結果を送信元からの１／Ｎクロックに同期して一時保持
する受信用ＦＩＦＯメモリを含むデータ受信回路とから
構成されるデータ転送回路を設け、前記マイクロプロセ
ッサは送信元からのデータ送信終了信号を受信した後
に、対応する受信用ＦＩＦＯメモリからデータを読み出
すようにしたものである。
するため、マイクロプロセッサ間でデータ転送を行なう
データ転送方式に於いて、前記各マイクロプロセッサそ
れぞれに、対応するマイクロプロセッサから出力される
Ｎビット構成の送信データを一時保持する送信用ＦＩＦ
Ｏメモリ、クロックをＮ分周した１／Ｎクロックを発生
する１／Ｎクロック発生手段、対応するマイクロプロセ
ッサからのデータ送信要求に応答して前記送信用ＦＩＦ
Ｏメモリに保持されている送信データを前記１／Ｎクロ
ックに同期して順次読み出し、読み出した送信データを
前記クロックに同期して順次シリアルデータに変換して
送信先に出力するパラレルシリアル変換手段、前記クロ
ック及び前記クロックをＮ分周した１／Ｎクロックを送
信先に出力するクロック送信手段及び前記送信用ＦＩＦ
Ｏメモリが空状態になることにより送信先にデータ送信
終了信号を出力する終了信号送信手段を含むデータ送信
回路と、送信元からのシリアルデータを送信元からのク
ロックに同期してパラレルデータに変換するシリアルパ
ラレル変換手段及び該シリアルパラレル変換手段の変換
結果を送信元からの１／Ｎクロックに同期して一時保持
する受信用ＦＩＦＯメモリを含むデータ受信回路とから
構成されるデータ転送回路を設け、前記マイクロプロセ
ッサは送信元からのデータ送信終了信号を受信した後
に、対応する受信用ＦＩＦＯメモリからデータを読み出
すようにしたものである。
【００１１】
【作用】データの送信時にマイクロプロセッサから出力
された送信データは一時、送信用ＦＩＦＯメモリに保持
される。マイクロプロセッサは所定の送信データを送信
用ＦＩＦＯメモリに書き込むと、データ転送要求を行な
う。
された送信データは一時、送信用ＦＩＦＯメモリに保持
される。マイクロプロセッサは所定の送信データを送信
用ＦＩＦＯメモリに書き込むと、データ転送要求を行な
う。
【００１２】データ転送要求が行なわれると、パラレル
シリアル変換手段は、送信用ＦＩＦＯメモリに書き込ま
れている送信データを１／Ｎクロックに同期して順次読
み出し、読み出した送信データをクロックに同期して順
次シリアルデータに変換して送信先に出力する。また、
送信用ＦＩＦＯメモリに書き込まれていた送信データが
全て読み出されると、終了信号送信手段はデータ送信終
了信号を出力する。
シリアル変換手段は、送信用ＦＩＦＯメモリに書き込ま
れている送信データを１／Ｎクロックに同期して順次読
み出し、読み出した送信データをクロックに同期して順
次シリアルデータに変換して送信先に出力する。また、
送信用ＦＩＦＯメモリに書き込まれていた送信データが
全て読み出されると、終了信号送信手段はデータ送信終
了信号を出力する。
【００１３】送信元からシリアルデータが送られてくる
と、シリアルパラレル変換手段は送信元から送られてく
るクロックに同期してシリアルデータをパラレルデータ
に変換し、受信用ＦＩＦＯメモリはシリアルパラレル変
換手段の変換結果を送信元から送られてくる１／Ｎクロ
ックに同期して一時保持する。この受信用ＦＩＦＯメモ
リに保持されているデータは、データ送信終了信号を受
信した後、マイクロプロセッサによって読み出される。
と、シリアルパラレル変換手段は送信元から送られてく
るクロックに同期してシリアルデータをパラレルデータ
に変換し、受信用ＦＩＦＯメモリはシリアルパラレル変
換手段の変換結果を送信元から送られてくる１／Ｎクロ
ックに同期して一時保持する。この受信用ＦＩＦＯメモ
リに保持されているデータは、データ送信終了信号を受
信した後、マイクロプロセッサによって読み出される。
【００１４】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。
詳細に説明する。
【００１５】図１は本発明の実施例のブロック図であ
る。同図に示すように、各種制御を行なうマイクロプロ
セッサ１と、データの送信を行なうデータ送信回路２
と、データの受信を行なうデータ受信回路３とから構成
され、データ送信回路２及びデータ受信回路３によりデ
ータ転送回路が構成されている。
る。同図に示すように、各種制御を行なうマイクロプロ
セッサ１と、データの送信を行なうデータ送信回路２
と、データの受信を行なうデータ受信回路３とから構成
され、データ送信回路２及びデータ受信回路３によりデ
ータ転送回路が構成されている。
【００１６】データ送信回路２は内部にＦＩＦＯ（Ｆｉ
ｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリ（図示せ
ず）を有し、マイクロプロセッサ１からデータバス４を
介して加えられた送信データをデータ書き込み信号５に
従ってＦＩＦＯメモリに書き込む。また、データ送信回
路２はマイクロプロセッサ１からのデータ送信要求信号
７がアクティブになることにより、ＦＩＦＯメモリに書
き込まれているパラレルデータをクロック６に同期して
シリアルデータに変換し、変換後のシリアルデータを送
信データ８として相手方のデータ受信回路に送信すると
共に、クロック６を送信クロック９として、また、クロ
ック６を８分周したものを送信１／８クロック１０とし
て相手方のデータ受信回路に送信する。また、データ送
信回路２はＦＩＦＯメモリがエンプティとなることによ
り、データ送信終了信号１１を相手方のデータ受信回路
に送信する。
ｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリ（図示せ
ず）を有し、マイクロプロセッサ１からデータバス４を
介して加えられた送信データをデータ書き込み信号５に
従ってＦＩＦＯメモリに書き込む。また、データ送信回
路２はマイクロプロセッサ１からのデータ送信要求信号
７がアクティブになることにより、ＦＩＦＯメモリに書
き込まれているパラレルデータをクロック６に同期して
シリアルデータに変換し、変換後のシリアルデータを送
信データ８として相手方のデータ受信回路に送信すると
共に、クロック６を送信クロック９として、また、クロ
ック６を８分周したものを送信１／８クロック１０とし
て相手方のデータ受信回路に送信する。また、データ送
信回路２はＦＩＦＯメモリがエンプティとなることによ
り、データ送信終了信号１１を相手方のデータ受信回路
に送信する。
【００１７】データ受信回路３は内部にＦＩＦＯメモリ
（図示せず）を有し、相手方のデータ送信回路から送ら
れてくる受信データ１２を受信クロック１３，受信１／
８クロック１４に同期してパラレルデータに変換し、Ｆ
ＩＦＯメモリに書き込む。このＦＩＦＯメモリに書き込
まれたデータはデータ読み出し信号１６に従って読み出
され、データバス４を介してマイクロプロセッサ１に加
えられる。また、データ受信回路３は相手方のデータ送
信回路から加えられるデータ受信終了信号１５をデータ
受信終了信号１７としてマイクロプロセッサ１に加え
る。
（図示せず）を有し、相手方のデータ送信回路から送ら
れてくる受信データ１２を受信クロック１３，受信１／
８クロック１４に同期してパラレルデータに変換し、Ｆ
ＩＦＯメモリに書き込む。このＦＩＦＯメモリに書き込
まれたデータはデータ読み出し信号１６に従って読み出
され、データバス４を介してマイクロプロセッサ１に加
えられる。また、データ受信回路３は相手方のデータ送
信回路から加えられるデータ受信終了信号１５をデータ
受信終了信号１７としてマイクロプロセッサ１に加え
る。
【００１８】図２は図１に示したデータ送信回路２の構
成例を示すブロック図であり、マイクロプロセッサ１の
処理単位が８ビットの場合についてのものである。同図
に示すように、データ送信回路２はマイクロプロセッサ
１からデータバス４を介して加えられる８ビット構成の
送信データを一時保持するＦＩＦＯメモリ２１と、ＦＩ
ＦＯメモリ２１から読み出されたパラレルデータをラッ
チするフリップフロップ（Ｆ／Ｆ）２２と、パラレルデ
ータをシリアルデータに変換するパラレルシリアル変換
部２３と、ＦＩＦＯメモリ２１に対するデータ読み出し
信号２９及び送信１／８クロック１０を発生する制御信
号発生部２４と、クロック６を８分周する１／８カウン
タ２５と、ディレイ発生部２６とから構成されている。
成例を示すブロック図であり、マイクロプロセッサ１の
処理単位が８ビットの場合についてのものである。同図
に示すように、データ送信回路２はマイクロプロセッサ
１からデータバス４を介して加えられる８ビット構成の
送信データを一時保持するＦＩＦＯメモリ２１と、ＦＩ
ＦＯメモリ２１から読み出されたパラレルデータをラッ
チするフリップフロップ（Ｆ／Ｆ）２２と、パラレルデ
ータをシリアルデータに変換するパラレルシリアル変換
部２３と、ＦＩＦＯメモリ２１に対するデータ読み出し
信号２９及び送信１／８クロック１０を発生する制御信
号発生部２４と、クロック６を８分周する１／８カウン
タ２５と、ディレイ発生部２６とから構成されている。
【００１９】マイクロプロセッサ１はデータを送信する
場合、８ビット構成の送信データをデータバス４に出力
すると共に、データ書き込み信号５をアクティブにし、
ＦＩＦＯメモリ２１に送信データを書き込む。
場合、８ビット構成の送信データをデータバス４に出力
すると共に、データ書き込み信号５をアクティブにし、
ＦＩＦＯメモリ２１に送信データを書き込む。
【００２０】マイクロプロセッサ１は所定の送信データ
をＦＩＦＯメモリ２１に書き込むと、データ送信要求信
号７をアクティブにする。
をＦＩＦＯメモリ２１に書き込むと、データ送信要求信
号７をアクティブにする。
【００２１】データ送信要求信号７がアクティブになる
と、制御信号発生部２４はＦＩＦＯメモリ２１が空状態
を宣言するエンプティ信号２８を出力するまで、１／８
クロック２７に同期したデータ読み出し信号２９をＦＩ
ＦＯメモリ２１に対して出力する。また、制御信号発生
部２４は１番目のデータ読み出し信号２９を出力してか
ら１周期（１／８クロック２７の１周期）が経過した時
点とエンプティ信号２８が加えられてから１周期（１／
８クロック２７の１周期）が経過する時点との間に於い
て、１／８クロック２７を１／２周期遅延させたものを
送信１／８クロック１０として出力する。
と、制御信号発生部２４はＦＩＦＯメモリ２１が空状態
を宣言するエンプティ信号２８を出力するまで、１／８
クロック２７に同期したデータ読み出し信号２９をＦＩ
ＦＯメモリ２１に対して出力する。また、制御信号発生
部２４は１番目のデータ読み出し信号２９を出力してか
ら１周期（１／８クロック２７の１周期）が経過した時
点とエンプティ信号２８が加えられてから１周期（１／
８クロック２７の１周期）が経過する時点との間に於い
て、１／８クロック２７を１／２周期遅延させたものを
送信１／８クロック１０として出力する。
【００２２】ＦＩＦＯメモリ２１はデータ読み出し信号
２９が出力されることにより、保持しているパラレルデ
ータを出力する。
２９が出力されることにより、保持しているパラレルデ
ータを出力する。
【００２３】このパラレルデータはフリップフロップ２
２に加えられ、１／８クロック２７に従ってラッチされ
る。即ち、ＦＩＦＯメモリ２１から出力されたパラレル
データは１／８クロック２７の１クロック周期の間、フ
リップフロップ２２にラッチされる。
２に加えられ、１／８クロック２７に従ってラッチされ
る。即ち、ＦＩＦＯメモリ２１から出力されたパラレル
データは１／８クロック２７の１クロック周期の間、フ
リップフロップ２２にラッチされる。
【００２４】フリップフロップ２２にラッチされたパラ
レルデータはパラレルシリアル変換部２３でクロック６
に同期してシリアルデータに変換され、送信データ８と
して相手方のデータ受信回路に送信される。この時、出
力される送信データ８は図４に示すように送信クロック
９及び送信１／８クロック１０と同期している。
レルデータはパラレルシリアル変換部２３でクロック６
に同期してシリアルデータに変換され、送信データ８と
して相手方のデータ受信回路に送信される。この時、出
力される送信データ８は図４に示すように送信クロック
９及び送信１／８クロック１０と同期している。
【００２５】また、データ送信回路２はエンプティ信号
２８をディレイ発生部２６で所定時間遅延させたものを
図４に示すようにデータ送信終了信号１１として出力す
ることにより、データ転送の終了を送信先に知らせる。
２８をディレイ発生部２６で所定時間遅延させたものを
図４に示すようにデータ送信終了信号１１として出力す
ることにより、データ転送の終了を送信先に知らせる。
【００２６】尚、本実施例ではマイクロプロセッサ１の
処理単位を８ビットとしているため、クロック６を８分
周する１／８カウンタ２５を使用しているが、マイクロ
プロセッサ１の処理単位が１６ビットであれば、クロッ
ク６を１６分周する１／１６カウンタを使用すれば良
く、また、一般に市販されている９ビットＦＩＦＯメモ
リを使用すると共に、クロック６を９分周する１／９カ
ウンタを使用すれば、パリティビット付きのデータ転送
を行なうこともできる。
処理単位を８ビットとしているため、クロック６を８分
周する１／８カウンタ２５を使用しているが、マイクロ
プロセッサ１の処理単位が１６ビットであれば、クロッ
ク６を１６分周する１／１６カウンタを使用すれば良
く、また、一般に市販されている９ビットＦＩＦＯメモ
リを使用すると共に、クロック６を９分周する１／９カ
ウンタを使用すれば、パリティビット付きのデータ転送
を行なうこともできる。
【００２７】図３は図１に示したデータ受信回路３の構
成例を示すブロック図であり、マイクロプロセッサ１の
処理単位が８ビットの場合についてのものである。同図
に示すように、データ受信回路３はシリアルデータを８
ビット構成のパラレルデータに変換するシリアルパラレ
ル変換部３１と、シリアルパラレル変換部３１から出力
されるパラレルデータをラッチするフリップフロップ
（Ｆ／Ｆ）３２と、フリップフロップ３２から出力され
るパラレルデータを一時保持するＦＩＦＯメモリ３３
と、ＦＩＦＯメモリ３３に対するデータ書き込み信号３
５を発生する書き込み信号発生部３４とから構成されて
いる。
成例を示すブロック図であり、マイクロプロセッサ１の
処理単位が８ビットの場合についてのものである。同図
に示すように、データ受信回路３はシリアルデータを８
ビット構成のパラレルデータに変換するシリアルパラレ
ル変換部３１と、シリアルパラレル変換部３１から出力
されるパラレルデータをラッチするフリップフロップ
（Ｆ／Ｆ）３２と、フリップフロップ３２から出力され
るパラレルデータを一時保持するＦＩＦＯメモリ３３
と、ＦＩＦＯメモリ３３に対するデータ書き込み信号３
５を発生する書き込み信号発生部３４とから構成されて
いる。
【００２８】シリアルパラレル変換部３１は相手方のデ
ータ送信回路からの受信データ１２を相手方のデータ送
信回路からの受信クロック１３に従ってシリアルパラレ
ル変換し、フリップフロップ３２に加える。
ータ送信回路からの受信データ１２を相手方のデータ送
信回路からの受信クロック１３に従ってシリアルパラレ
ル変換し、フリップフロップ３２に加える。
【００２９】フリップフロップ３２はシリアルパラレル
変換部３１から出力されたパラレルデータを受信１／８
クロック１４の立ち上がりでラッチし、受信１／８クロ
ック１４の１クロック周期の間、保持する。
変換部３１から出力されたパラレルデータを受信１／８
クロック１４の立ち上がりでラッチし、受信１／８クロ
ック１４の１クロック周期の間、保持する。
【００３０】書き込み信号発生部３４は受信１／８クロ
ック１４の立ち下がりに於いてデータ書き込み信号３５
を発生し、ＦＩＦＯメモリ３３はデータ書き込み信号３
５に従ってフリップフロップ３２から出力されるパラレ
ルデータを保持する。
ック１４の立ち下がりに於いてデータ書き込み信号３５
を発生し、ＦＩＦＯメモリ３３はデータ書き込み信号３
５に従ってフリップフロップ３２から出力されるパラレ
ルデータを保持する。
【００３１】マイクロプロセッサ１はデータ受信終了信
号１７が加えられた後、データ読み出しタイミングにな
ると、ＦＩＦＯメモリ３３に対してデータ読み出し信号
１６を出力し、データバス４を介してＦＩＦＯメモリ３
３に書き込まれているパラレルデータを読み込む。
号１７が加えられた後、データ読み出しタイミングにな
ると、ＦＩＦＯメモリ３３に対してデータ読み出し信号
１６を出力し、データバス４を介してＦＩＦＯメモリ３
３に書き込まれているパラレルデータを読み込む。
【００３２】図５〜図７はそれぞれ異なるマイクロプロ
セッサシステムの接続例を示した図である。
セッサシステムの接続例を示した図である。
【００３３】図５は２つのマイクロプロセッサシステム
５１，５２を１対１で接続したものである。
５１，５２を１対１で接続したものである。
【００３４】図６は４つのマイクロプロセッサシステム
６１〜６４をループ状に接続したものである。複数のマ
イクロプロセッサシステム相互間でデータ転送を行なう
時、このようにループ状に接続するのは非常に有効であ
る。
６１〜６４をループ状に接続したものである。複数のマ
イクロプロセッサシステム相互間でデータ転送を行なう
時、このようにループ状に接続するのは非常に有効であ
る。
【００３５】図７は１つのマスタマイクロプロセッサシ
ステム７１と、複数のスレーブマイクロプロセッサシス
テム７２〜７ｎとをブランチ状に接続したものである。
この場合、マスタマイクロプロセッサシステム７１から
スレーブマイクロプロセッサシステム７２〜７ｎには自
由にデータを転送することができるが、スレーブマイク
ロプロセッサシステム７２〜７ｎからマスタマイクロプ
ロセッサシステム７１へのデータ転送はデータの衝突を
避けるために、マスタマイクロプロセッサシステム７１
からの指示で行なう必要がある。
ステム７１と、複数のスレーブマイクロプロセッサシス
テム７２〜７ｎとをブランチ状に接続したものである。
この場合、マスタマイクロプロセッサシステム７１から
スレーブマイクロプロセッサシステム７２〜７ｎには自
由にデータを転送することができるが、スレーブマイク
ロプロセッサシステム７２〜７ｎからマスタマイクロプ
ロセッサシステム７１へのデータ転送はデータの衝突を
避けるために、マスタマイクロプロセッサシステム７１
からの指示で行なう必要がある。
【００３６】
【発明の効果】以上説明したように、本発明は、送信デ
ータを送信用ＦＩＦＯメモリに一旦書き込み、その後、
クロック，１／Ｎクロックに従って送信用ＦＩＦＯメモ
リから送信データを読み出し、パラレルシリアル変換し
て相手方に送信するようにしたものであるので、クロッ
ク速度を速いものとすることにより、高速なシリアルデ
ータ転送が可能になる効果がある。
ータを送信用ＦＩＦＯメモリに一旦書き込み、その後、
クロック，１／Ｎクロックに従って送信用ＦＩＦＯメモ
リから送信データを読み出し、パラレルシリアル変換し
て相手方に送信するようにしたものであるので、クロッ
ク速度を速いものとすることにより、高速なシリアルデ
ータ転送が可能になる効果がある。
【００３７】また、本発明は、ＤＭＡや、バス調停を行
なわないものであるので、回路構成を簡単なものにする
ことができると共に、ＤＭＡによってプロセッサの動作
が止められたり、バス調停により待ち時間が発生したり
することがなくなる効果もある。
なわないものであるので、回路構成を簡単なものにする
ことができると共に、ＤＭＡによってプロセッサの動作
が止められたり、バス調停により待ち時間が発生したり
することがなくなる効果もある。
【００３８】更に、本発明は、データ送信処理，データ
受信処理自体はマイクロプロセッサと無関係に行なわれ
るため、マイクロプロセッサによるプログラム処理を簡
単なものにすることができる効果もある。
受信処理自体はマイクロプロセッサと無関係に行なわれ
るため、マイクロプロセッサによるプログラム処理を簡
単なものにすることができる効果もある。
【図１】本発明の実施例のブロック図である。
【図２】データ送信回路の構成例を示すブロック図であ
る。
る。
【図３】データ受信回路の構成例を示すブロック図であ
る。
る。
【図４】実施例のタイミングチャートである。
【図５】マイクロプロセッサシステムの接続例を示す図
である。
である。
【図６】マイクロプロセッサシステムの接続例を示す図
である。
である。
【図７】マイクロプロセッサシステムの接続例を示す図
である。
である。
【符号の説明】
１…マイクロプロセッサ
２…データ送信回路
３…データ受信回路
４…データバス
２１，３３…ＦＩＦＯメモリ
２２，３２…フリップフロップ
２３…パラレルシリアル変換部
２４…制御信号発生部
２５…１／８カウンタ
２６…ディレイ発生部
３１…シリアルパラレル変換部
３４…書き込み信号発生部
Claims (3)
- 【請求項１】 マイクロプロセッサ間でデータ転送を行
なうデータ転送方式に於いて、 前記各マイクロプロセッサそれぞれに、 対応するマイクロプロセッサから出力されるＮビット構
成の送信データを一時保持する送信用ＦＩＦＯメモリ、 クロックをＮ分周した１／Ｎクロックを発生する１／Ｎ
クロック発生手段、 対応するマイクロプロセッサからのデータ送信要求に応
答して前記送信用ＦＩＦＯメモリに保持されている送信
データを前記１／Ｎクロックに同期して順次読み出し、
読み出した送信データを前記クロックに同期して順次シ
リアルデータに変換して送信先に出力するパラレルシリ
アル変換手段、 前記クロック及び前記クロックをＮ分周した１／Ｎクロ
ックを送信先に出力するクロック送信手段及び前記送信
用ＦＩＦＯメモリが空状態になることにより送信先にデ
ータ送信終了信号を出力する終了信号送信手段を含むデ
ータ送信回路と、 送信元からのシリアルデータを送信元からのクロックに
同期してパラレルデータに変換するシリアルパラレル変
換手段及び該シリアルパラレル変換手段の変換結果を送
信元からの１／Ｎクロックに同期して一時保持する受信
用ＦＩＦＯメモリを含むデータ受信回路とから構成され
るデータ転送回路を設け、 前記マイクロプロセッサは送信元からのデータ送信終了
信号を受信した後に、対応する受信用ＦＩＦＯメモリか
らデータを読み出すことを特徴とするデータ転送方式。 - 【請求項２】 前記終了信号送信手段は前記送信用ＦＩ
ＦＯメモリからエンプティ信号が出力されることにより
データ送信終了信号を出力することを特徴とする請求項
１記載のデータ転送方式。 - 【請求項３】 前記１／Ｎクロック発生手段はカウンタ
から構成されることを特徴とする請求項１または２記載
のデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20326391A JPH0528106A (ja) | 1991-07-19 | 1991-07-19 | データ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20326391A JPH0528106A (ja) | 1991-07-19 | 1991-07-19 | データ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528106A true JPH0528106A (ja) | 1993-02-05 |
Family
ID=16471142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20326391A Pending JPH0528106A (ja) | 1991-07-19 | 1991-07-19 | データ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528106A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014215724A (ja) * | 2013-04-23 | 2014-11-17 | キヤノン株式会社 | 情報処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5495105A (en) * | 1978-01-13 | 1979-07-27 | Hitachi Ltd | Data transfer system |
| JPH02146842A (ja) * | 1988-08-23 | 1990-06-06 | Nec Corp | シリアルインタフェース回路 |
-
1991
- 1991-07-19 JP JP20326391A patent/JPH0528106A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5495105A (en) * | 1978-01-13 | 1979-07-27 | Hitachi Ltd | Data transfer system |
| JPH02146842A (ja) * | 1988-08-23 | 1990-06-06 | Nec Corp | シリアルインタフェース回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014215724A (ja) * | 2013-04-23 | 2014-11-17 | キヤノン株式会社 | 情報処理装置 |
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