JPH0527871A - 配線板スタツク構成マルチ・プロセツサー・コンピユータ - Google Patents
配線板スタツク構成マルチ・プロセツサー・コンピユータInfo
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- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/144—Stacked arrangements of planar printed circuit boards
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】マルチ・デバイス処理ノードを三次元演算アー
キテクチャに配列し、それらのポートを柔軟に接続する
ためのシステムを提供する。 【構成】 各処理ノードのトポロジーは固定された一定
の物理的形状のものである。これらノードはディジタル
信号プロセッサー・チップ、スタティックＲＡＭ、及び
通信及び回線コントローラを含むことができる。これら
のノード即ちタイルが四個接続され、各々が論理学上の
北ポート、東ポート、南ポート、西ポートを有する。こ
れらのノードはボード上に実装されている。基本的には
何れか一つのポートと異なるボード上の別のポートとの
選択的接続は、所望のノード相互接続アーキテクチャを
支援するように前以て選択されている内部的導通形成通
路を有する通路形成兼スペース形成エレメントを使用す
ることによって得られる。
キテクチャに配列し、それらのポートを柔軟に接続する
ためのシステムを提供する。 【構成】 各処理ノードのトポロジーは固定された一定
の物理的形状のものである。これらノードはディジタル
信号プロセッサー・チップ、スタティックＲＡＭ、及び
通信及び回線コントローラを含むことができる。これら
のノード即ちタイルが四個接続され、各々が論理学上の
北ポート、東ポート、南ポート、西ポートを有する。こ
れらのノードはボード上に実装されている。基本的には
何れか一つのポートと異なるボード上の別のポートとの
選択的接続は、所望のノード相互接続アーキテクチャを
支援するように前以て選択されている内部的導通形成通
路を有する通路形成兼スペース形成エレメントを使用す
ることによって得られる。
Description
【０００１】
【産業上の利用分野】本発明は、マルチ・プロセッサー
・コンピュータに関し、特に、数個のマルチ・チップ・
プロセッサー配線板をスタックに構成した高処理能力、
高密度実装コンピュータに関する。
・コンピュータに関し、特に、数個のマルチ・チップ・
プロセッサー配線板をスタックに構成した高処理能力、
高密度実装コンピュータに関する。
【０００２】
【従来の技術】マルチ・プロセッサー・コンピュータ・
アーキテクチャは、代表的には平面に配列された個別の
プロセッサー配線板をバックプレーン・バスを介して一
纏めに接続することによって実現されている。これらの
プロセッサーは他のチップと共に演算ノードに配置され
た配線板実装マイクロ・チップである。各配線板上には
幾つかのノードが配置されている。これらのノード・ア
レイはホスト・コンピュータの制御の下に置くことがで
きる。或いはまた、これらのノードは入力データだけに
よって同期を取ることができる。
アーキテクチャは、代表的には平面に配列された個別の
プロセッサー配線板をバックプレーン・バスを介して一
纏めに接続することによって実現されている。これらの
プロセッサーは他のチップと共に演算ノードに配置され
た配線板実装マイクロ・チップである。各配線板上には
幾つかのノードが配置されている。これらのノード・ア
レイはホスト・コンピュータの制御の下に置くことがで
きる。或いはまた、これらのノードは入力データだけに
よって同期を取ることができる。
【０００３】ノードの相互接続形態は特定の用途に適合
するように、例えば特定の問題を効率的に解決するため
に、シストーリック・アレイまたは線形アレイを形成す
るように変更可能でなければならない。
するように、例えば特定の問題を効率的に解決するため
に、シストーリック・アレイまたは線形アレイを形成す
るように変更可能でなければならない。
【０００４】マルチ・プロセッサー・コンピュータでは
容積効率が重大な必要性を持っている。幾つかの容積的
に有効なマルチ・プロセッサー・コンピュータ構造が従
来技術に開示されているが、更に多くの演算容量をより
小さな容積中に収容することが要望されている。
容積効率が重大な必要性を持っている。幾つかの容積的
に有効なマルチ・プロセッサー・コンピュータ構造が従
来技術に開示されているが、更に多くの演算容量をより
小さな容積中に収容することが要望されている。
【０００５】より小さな容積を達成するために可能な一
つの構造に、スタック構成プロセッサー配線板アレイが
有り、このアレイ中のプロセッサーは代表的には
「北」、「東」、「南」、「西」と呼称されるポートを
持つ矩形の四ポート・チップである。これらの配線板モ
ジュールは「マルチ・チップ・モジュール」或いは「Ｍ
ＣＭ」と呼ばれている。これらの配線板モジュールはス
タックに構成されており、ワイ・リー（Ｙ．Ｌｅｅ）と
ジェイ・エム・セイガルケン（Ｊ．Ｍ．Ｓｅｇａｌｋｅ
ｎ）によって１９９０年７月２８日に出願され本出願の
譲受人に譲渡されている米国特許出願第３８７，４９０
号に記載されているように電気的に接続することができ
る。
つの構造に、スタック構成プロセッサー配線板アレイが
有り、このアレイ中のプロセッサーは代表的には
「北」、「東」、「南」、「西」と呼称されるポートを
持つ矩形の四ポート・チップである。これらの配線板モ
ジュールは「マルチ・チップ・モジュール」或いは「Ｍ
ＣＭ」と呼ばれている。これらの配線板モジュールはス
タックに構成されており、ワイ・リー（Ｙ．Ｌｅｅ）と
ジェイ・エム・セイガルケン（Ｊ．Ｍ．Ｓｅｇａｌｋｅ
ｎ）によって１９９０年７月２８日に出願され本出願の
譲受人に譲渡されている米国特許出願第３８７，４９０
号に記載されているように電気的に接続することができ
る。
【０００６】しかし、ワイ・リーらの上記米国特許出願
に開示されている電気的通路形成は十分に柔軟性を持つ
通路選択の自由性をもたらしていない。標準のスタック
構成モジュラー体系内に安価に多数の実行可能な演算ア
ーキテクチャを実現するには、標準的なハードウエア・
エレメントのプロセッサーの相互接続が可能なかぎり多
くの多様性をもって実現可能であることが必要である。
に開示されている電気的通路形成は十分に柔軟性を持つ
通路選択の自由性をもたらしていない。標準のスタック
構成モジュラー体系内に安価に多数の実行可能な演算ア
ーキテクチャを実現するには、標準的なハードウエア・
エレメントのプロセッサーの相互接続が可能なかぎり多
くの多様性をもって実現可能であることが必要である。
【０００７】通路選択の柔軟性を達成し難くしている一
つの要因は、スタック構成アレイのプロセッサーへの或
いはそれらからの信号の通路形成が二次元内での通路形
成より複雑であることである。導通路交差問題はその一
例である。配線板スタックの二以上のプロセッサー・エ
レメントの間での通路形成で起きる交差問題を避けるた
めの現在の解決方法では、多数の回路を要し、発熱が大
きく、且つ容積的に不効率な通路を作る傾向が有る。
つの要因は、スタック構成アレイのプロセッサーへの或
いはそれらからの信号の通路形成が二次元内での通路形
成より複雑であることである。導通路交差問題はその一
例である。配線板スタックの二以上のプロセッサー・エ
レメントの間での通路形成で起きる交差問題を避けるた
めの現在の解決方法では、多数の回路を要し、発熱が大
きく、且つ容積的に不効率な通路を作る傾向が有る。
【０００８】
【発明が解決しようとする課題】従って、本発明の一つ
の目的は配線板スタック構成マルチ・プロセッサーで実
現することができる適切な演算アーキテクチャの数及び
種類を最大にすることである。本発明の他の目的はマル
チ・プロセッサー・コンピュータの演算密度（物理的単
位容積当たりの演算能力）を高めることである。本発明
の更に他の目的は高密度で、更に広範囲の演算アプリケ
ーションに適合するために拡張縮小可能なマルチ・プロ
セッサー・コンピュータを構成することである。
の目的は配線板スタック構成マルチ・プロセッサーで実
現することができる適切な演算アーキテクチャの数及び
種類を最大にすることである。本発明の他の目的はマル
チ・プロセッサー・コンピュータの演算密度（物理的単
位容積当たりの演算能力）を高めることである。本発明
の更に他の目的は高密度で、更に広範囲の演算アプリケ
ーションに適合するために拡張縮小可能なマルチ・プロ
セッサー・コンピュータを構成することである。
【０００９】
【課題を解決するための手段】本発明によれば、内部接
続通路を有する独自の配線板間通路形成兼スペース形成
エレメント（以下、ＲＳエレメントと言う）によって、
配線板スタック構成マルチ・プロセッサー・コンピュー
タに形成している層間ノードが得られる。これら内部接
続通路は隣接する配線板内のプロセッサーの選択された
ポート間を接続する。
続通路を有する独自の配線板間通路形成兼スペース形成
エレメント（以下、ＲＳエレメントと言う）によって、
配線板スタック構成マルチ・プロセッサー・コンピュー
タに形成している層間ノードが得られる。これら内部接
続通路は隣接する配線板内のプロセッサーの選択された
ポート間を接続する。
【００１０】上記ＲＳエレメントは接点パッドを含む接
点領域及び通路形成パッドを含む接点領域を有してお
り、これらのパッドはスタックの各配線板の周辺部に沿
って設けられている対応するパッドと垂直に整列され
る。上記ＲＳエレメントによって、配線板スタックの接
点パッドを垂直に直通接続することが可能になる。更
に、所定のＭＣＭ配線板の非接触領域に有る選択された
接点パッドがスタック配線板の隣接する他の垂直に整列
している接点パッドと、特定のＲＳエレメントに仕立て
られている導通路を介して接続される。こうして接続さ
れた配線板スタックのパッドは垂直に整列していない。
点領域及び通路形成パッドを含む接点領域を有してお
り、これらのパッドはスタックの各配線板の周辺部に沿
って設けられている対応するパッドと垂直に整列され
る。上記ＲＳエレメントによって、配線板スタックの接
点パッドを垂直に直通接続することが可能になる。更
に、所定のＭＣＭ配線板の非接触領域に有る選択された
接点パッドがスタック配線板の隣接する他の垂直に整列
している接点パッドと、特定のＲＳエレメントに仕立て
られている導通路を介して接続される。こうして接続さ
れた配線板スタックのパッドは垂直に整列していない。
【００１１】本発明はプロセッサー・エレメント相互接
続アーキテクチャを更に効率的に実現することを可能に
する。一実施例では、ＲＳエレメントの第一の交差通路
構造によってトーラス（ＴＯＲＵＳ）アーキテクチャが
作られる。他の実施例では、構造を少し変更したＲＳエ
レメントを使用し、他のエレメントはトーラス・アーキ
テクチャに対する場合と同一の構造のままで１−４リン
グ・トポロジーが得られる。更に、新規なＲＳエレメン
ト及びノード・アーキテクチャの具体的実施例が同様に
教示されている。
続アーキテクチャを更に効率的に実現することを可能に
する。一実施例では、ＲＳエレメントの第一の交差通路
構造によってトーラス（ＴＯＲＵＳ）アーキテクチャが
作られる。他の実施例では、構造を少し変更したＲＳエ
レメントを使用し、他のエレメントはトーラス・アーキ
テクチャに対する場合と同一の構造のままで１−４リン
グ・トポロジーが得られる。更に、新規なＲＳエレメン
ト及びノード・アーキテクチャの具体的実施例が同様に
教示されている。
【００１２】
【実施例】本発明によって相互接続が支援されるプロセ
ッサーは、各々が図１に示されるノードのようなマルチ
・デバイス処理ノードである。各処理ノードのトポロジ
ーは固定された一定の物理的形状のものである。これら
の処理ノードは、例えば図８、図９、図１０に図示され
るノード・アーキテクチャにおいて１〜１６で表わさ
れ、各処理ノードはディジタル信号プロセッサー・チッ
プ２７、スタティック６４Ｋ×３２ＲＡＭ２８、通信及
び回線コントローラ２９を有する。これらのノードを以
下、処理タイルまたはＰＥと言う。
ッサーは、各々が図１に示されるノードのようなマルチ
・デバイス処理ノードである。各処理ノードのトポロジ
ーは固定された一定の物理的形状のものである。これら
の処理ノードは、例えば図８、図９、図１０に図示され
るノード・アーキテクチャにおいて１〜１６で表わさ
れ、各処理ノードはディジタル信号プロセッサー・チッ
プ２７、スタティック６４Ｋ×３２ＲＡＭ２８、通信及
び回線コントローラ２９を有する。これらのノードを以
下、処理タイルまたはＰＥと言う。
【００１３】本発明のＰＥは四辺を持っている。図１に
示されるように、各ＰＥのそれらの辺、即ちエッジには
３１、３２、３３、３４で表わされているコネクターが
設けられている。これらのコネクター３１〜３４は、各
ＰＥへの或いはそれらからのアクセス・ポートである。
各ＰＥの四辺のアクセス・ポートは、通例的にこの技術
分野では、北ポート、東ポート、南ポート、西ポート、
或いは単に、Ｎ、Ｅ、Ｓ、Ｗと称されている。上記コネ
クター３１〜３４によって支援されるこれらのポートに
は図１及びその他において上記呼称Ｎ、Ｅ、Ｓ、Ｗが付
されている。
示されるように、各ＰＥのそれらの辺、即ちエッジには
３１、３２、３３、３４で表わされているコネクターが
設けられている。これらのコネクター３１〜３４は、各
ＰＥへの或いはそれらからのアクセス・ポートである。
各ＰＥの四辺のアクセス・ポートは、通例的にこの技術
分野では、北ポート、東ポート、南ポート、西ポート、
或いは単に、Ｎ、Ｅ、Ｓ、Ｗと称されている。上記コネ
クター３１〜３４によって支援されるこれらのポートに
は図１及びその他において上記呼称Ｎ、Ｅ、Ｓ、Ｗが付
されている。
【００１４】ポートＮ、Ｅ、Ｓ、Ｗのコネクター３１〜
３４は、各ＭＣＭ上に多数のワイヤー・ボンディング・
パッド３０を有し、ＰＥのエレメントへの或いはそれら
からの異なった信号通路を構成している。特定の信号通
路が特定のメタル・パッドへの接続領域によってアクセ
スされる。上記コネクター３１〜３４はそれぞれバス３
５、３６、３７、３８によって通信及び回線コントロー
ラ２９へ接続されている。これらのバス３５、３６、３
７、３８はデータ・リンク及びコントロール・リンクを
構成している。
３４は、各ＭＣＭ上に多数のワイヤー・ボンディング・
パッド３０を有し、ＰＥのエレメントへの或いはそれら
からの異なった信号通路を構成している。特定の信号通
路が特定のメタル・パッドへの接続領域によってアクセ
スされる。上記コネクター３１〜３４はそれぞれバス３
５、３６、３７、３８によって通信及び回線コントロー
ラ２９へ接続されている。これらのバス３５、３６、３
７、３８はデータ・リンク及びコントロール・リンクを
構成している。
【００１５】各ＰＥの通信及び回線コントローラ２９
は、スイッチ３９を介してホスト・コンピュータ４０ま
たは入出力周辺装置のような固体ＡＳＩＣデバイスが好
適である外部デバイスへ接続されている。信号通路４
１、４２はスイッチ３９を上記接続領域３１〜３４へ接
続する手段を構成している。これらの信号通路４１、４
２は双方向性であり、従っていずれの信号通路も入力通
路或いは出力通路となることができる。特定のポート接
続方式は意図されたノード・アーキテクチャに依存して
選択される。
は、スイッチ３９を介してホスト・コンピュータ４０ま
たは入出力周辺装置のような固体ＡＳＩＣデバイスが好
適である外部デバイスへ接続されている。信号通路４
１、４２はスイッチ３９を上記接続領域３１〜３４へ接
続する手段を構成している。これらの信号通路４１、４
２は双方向性であり、従っていずれの信号通路も入力通
路或いは出力通路となることができる。特定のポート接
続方式は意図されたノード・アーキテクチャに依存して
選択される。
【００１６】
メタル・コア配線板構造及びプロセッサー・タイル
更に、図２、図３、図４は本発明が実施されている配線
板構造を示している。図２において、マルチ・チップ・
モジュール構成のプロセッサー配線板１７に１、２、
３、４で表わされている４個のＰＥが取付けられてい
る。ＰＥ１上の接点パッド３０はプロセッサー配線板１
７上の接続領域中に有る対応接点パッド３０にワイヤー
接続されている。他のワイヤー接続（明確化のため、図
示せず）がＰＥ１上の接点パッド３０から接地バス５６
と更にプロセッサー配線板１７上の電源バス５７へ構成
されている。
板構造を示している。図２において、マルチ・チップ・
モジュール構成のプロセッサー配線板１７に１、２、
３、４で表わされている４個のＰＥが取付けられてい
る。ＰＥ１上の接点パッド３０はプロセッサー配線板１
７上の接続領域中に有る対応接点パッド３０にワイヤー
接続されている。他のワイヤー接続（明確化のため、図
示せず）がＰＥ１上の接点パッド３０から接地バス５６
と更にプロセッサー配線板１７上の電源バス５７へ構成
されている。
【００１７】図３はプロセッサー配線板１７の詳細な構
造を示している。メタル・コア５８は吸熱器及びＭＣＭ
支持体として働き、且つ接地回路へ電気的に接続されて
いる。絶縁層４８はメタル・コア５８の上面と下面に置
かれている。各絶縁層４８の外側にはそれぞれ電源平面
及び接地平面として働く銅箔４９が置かれている。次ぎ
に、第二の絶縁層４８が銅箔４９の上に形成されてい
る。更にそれらの外側の層には、エポキシ中に互いに絶
縁されて埋込まれた多数の細径ワイヤーから成る組織５
２が置かれている。これらのワイヤー（図３には図示さ
れず）は、接点領域とＭＣＭとの間の相互接続を構成し
ている。ワイヤー組織層５２の上には被覆（図示せず）
が施されている。
造を示している。メタル・コア５８は吸熱器及びＭＣＭ
支持体として働き、且つ接地回路へ電気的に接続されて
いる。絶縁層４８はメタル・コア５８の上面と下面に置
かれている。各絶縁層４８の外側にはそれぞれ電源平面
及び接地平面として働く銅箔４９が置かれている。次ぎ
に、第二の絶縁層４８が銅箔４９の上に形成されてい
る。更にそれらの外側の層には、エポキシ中に互いに絶
縁されて埋込まれた多数の細径ワイヤーから成る組織５
２が置かれている。これらのワイヤー（図３には図示さ
れず）は、接点領域とＭＣＭとの間の相互接続を構成し
ている。ワイヤー組織層５２の上には被覆（図示せず）
が施されている。
【００１８】次に、保護層５３が形成され、鍍金スルー
・ホールとなる開口部がワイヤー組織層５２中の上記ワ
イヤーとの接続を行なうために形成されている。必要に
応じて５６で表されているメタライズ面及び接点が保護
層５３の外面に形成されている。
・ホールとなる開口部がワイヤー組織層５２中の上記ワ
イヤーとの接続を行なうために形成されている。必要に
応じて５６で表されているメタライズ面及び接点が保護
層５３の外面に形成されている。
【００１９】上記ＰＥ１のような各ＰＥが半田バンプ５
１によってプロセッサー配線板１７上のシリコン基盤４
７と電気的且つ機械的に接続されている。シリコン基盤
４７はプロセッサー配線板１７のメタル・コア５８に熱
的及び電気的伝導性を持つエポキシによって固定されて
いる。ワイヤー５５のような接続が指定されたパッド３
０（図１、図２参照）からメタライズ層５６上のサイト
へ成されている。
１によってプロセッサー配線板１７上のシリコン基盤４
７と電気的且つ機械的に接続されている。シリコン基盤
４７はプロセッサー配線板１７のメタル・コア５８に熱
的及び電気的伝導性を持つエポキシによって固定されて
いる。ワイヤー５５のような接続が指定されたパッド３
０（図１、図２参照）からメタライズ層５６上のサイト
へ成されている。
【００２０】図２において、接点パッド１２１のような
接点パッドが１２０で表わされている接点領域中に配列
されている。接点領域１２０は四個のそれぞれのエッジ
の近くでプロセッサー配線板１７のいずれかの側に配置
されている。対応する接点パッドのうち選択された接点
パッド同士が従来構造の鍍金スルー・ホール（図２には
図示せず）によって電気的に結合されている。同様に、
図５に示されるように、接点パッド１５１のような接点
パッドが、ＲＳエレメント５０上の１５０で表わされて
いる接点領域中に配列されている。これらの接点領域１
５０は四個のそれぞれのエッジの近くでＲＳエレメント
５０のいずれかの側に配置されている。対応する接点パ
ッドのうち選択された接点パッド同士が従来構造の鍍金
スルー・ホールによって結合されている。プロセッサー
配線板１７上とＲＳエレメント５０上の垂直に整列して
いる選択されたパッドが上記のようにして結合され、ス
タックに構成されたプロセッサー配線板１７の対応する
ＰＥ間に垂直の二点間相互接続を構成している。
接点パッドが１２０で表わされている接点領域中に配列
されている。接点領域１２０は四個のそれぞれのエッジ
の近くでプロセッサー配線板１７のいずれかの側に配置
されている。対応する接点パッドのうち選択された接点
パッド同士が従来構造の鍍金スルー・ホール（図２には
図示せず）によって電気的に結合されている。同様に、
図５に示されるように、接点パッド１５１のような接点
パッドが、ＲＳエレメント５０上の１５０で表わされて
いる接点領域中に配列されている。これらの接点領域１
５０は四個のそれぞれのエッジの近くでＲＳエレメント
５０のいずれかの側に配置されている。対応する接点パ
ッドのうち選択された接点パッド同士が従来構造の鍍金
スルー・ホールによって結合されている。プロセッサー
配線板１７上とＲＳエレメント５０上の垂直に整列して
いる選択されたパッドが上記のようにして結合され、ス
タックに構成されたプロセッサー配線板１７の対応する
ＰＥ間に垂直の二点間相互接続を構成している。
【００２１】本発明によって、垂直に隣接するＰＥのＮ
ポート、Ｓポートの間に必要とされる幾つかの非垂直方
向の相互接続は、ＲＳエレメント５０の内部で導通形成
通路を作ることによって成される。これらの導通形成通
路は、スタックに構成されているプロセッサー配線板１
７、１８、１９、２０の真っ直ぐな垂直通路を介しては
接続することができない接点領域１３０内に有る接点パ
ッドの間を接続することによって、ＰＥの内の選択され
た接点パッドを接続するものである。これらの導通形成
通路は、次に図６を参照して述べられるように、ＲＳエ
レメント５０の中で通路形成領域１４０内の上方の接点
パッドと下方の接点パッドとの間に形成される。
ポート、Ｓポートの間に必要とされる幾つかの非垂直方
向の相互接続は、ＲＳエレメント５０の内部で導通形成
通路を作ることによって成される。これらの導通形成通
路は、スタックに構成されているプロセッサー配線板１
７、１８、１９、２０の真っ直ぐな垂直通路を介しては
接続することができない接点領域１３０内に有る接点パ
ッドの間を接続することによって、ＰＥの内の選択され
た接点パッドを接続するものである。これらの導通形成
通路は、次に図６を参照して述べられるように、ＲＳエ
レメント５０の中で通路形成領域１４０内の上方の接点
パッドと下方の接点パッドとの間に形成される。
【００２２】ＲＳエレメントの構造
図６は図５に示されているＲＳエレメント５０の通路形
成領域の部分断面図である。ＲＳエレメント５０は絶縁
層８０によって分離されている上段ラミネート８１と下
段ラミネート８２とに関して構成されている。これらの
ラミネート８１、８２の外面には接点パッドが設けられ
ており、プロセッサー配線板１７のようなプロセッサー
配線板の接点領域１２０（図２参照）内に有る幾つかの
接点パッドと空間的に整列している。８３ａと８３ｂの
組、８３ｃと８３ｄの組のような数組の接点パッドが垂
直に整列し、接点パッド８３ａと８３ｄとがラミネート
８１、８２の外面に形成され、接点パッド８３ｂと８３
ｃとがそれらの内面に形成されている。この例では接点
パッド８３ｂが接点パッド８３ｃから絶縁されており、
同様に接点パッド８５ｂが接点パッド８５ｃから絶縁さ
れている。
成領域の部分断面図である。ＲＳエレメント５０は絶縁
層８０によって分離されている上段ラミネート８１と下
段ラミネート８２とに関して構成されている。これらの
ラミネート８１、８２の外面には接点パッドが設けられ
ており、プロセッサー配線板１７のようなプロセッサー
配線板の接点領域１２０（図２参照）内に有る幾つかの
接点パッドと空間的に整列している。８３ａと８３ｂの
組、８３ｃと８３ｄの組のような数組の接点パッドが垂
直に整列し、接点パッド８３ａと８３ｄとがラミネート
８１、８２の外面に形成され、接点パッド８３ｂと８３
ｃとがそれらの内面に形成されている。この例では接点
パッド８３ｂが接点パッド８３ｃから絶縁されており、
同様に接点パッド８５ｂが接点パッド８５ｃから絶縁さ
れている。
【００２３】例えば、上段ラミネート８１の外面上の接
点パッド８３ａと下段ラミネート８２の外面上の接点パ
ッド８５ｄとの間に導通形成通路を構成するために、垂
直の接点領域が鍍金スルー・ホール（ＰＴＨ）によって
作られ、水平の接点領域がエッチング形成された導電通
路（ＥＣＰ）によって作られる。特に、ＰＴＨが接点パ
ッド８３ａと８３ｂの間に構成され、ＥＣＰが接点パッ
ド８３ｂと８４ｂの間に構成され、別のＰＴＨが接点パ
ッド８５ｃと８５ｄの間に構成されている。
点パッド８３ａと下段ラミネート８２の外面上の接点パ
ッド８５ｄとの間に導通形成通路を構成するために、垂
直の接点領域が鍍金スルー・ホール（ＰＴＨ）によって
作られ、水平の接点領域がエッチング形成された導電通
路（ＥＣＰ）によって作られる。特に、ＰＴＨが接点パ
ッド８３ａと８３ｂの間に構成され、ＥＣＰが接点パッ
ド８３ｂと８４ｂの間に構成され、別のＰＴＨが接点パ
ッド８５ｃと８５ｄの間に構成されている。
【００２４】同様に、上段ラミネート８１の外面上の接
点パッド８５ａと上段ラミネート８２の外面上の接点パ
ッド８３ｄとの間に導通形成通路を構成するために、Ｅ
ＣＰが接点パッド８５ｂと８７ｂの間に構成され、別の
ＥＣＰが接点パッド８７ｂと８６ｂの間に構成され、接
点パッド８６ｂと８６ｃの間にＰＴＨによる電気接続が
構成され、更に別のＥＣＰが接点パッド８６ｃと８３ｃ
の間に構成され、最後に別のＰＴＨが接点パッド８３ｃ
と８３ｄの間に構成されている。
点パッド８５ａと上段ラミネート８２の外面上の接点パ
ッド８３ｄとの間に導通形成通路を構成するために、Ｅ
ＣＰが接点パッド８５ｂと８７ｂの間に構成され、別の
ＥＣＰが接点パッド８７ｂと８６ｂの間に構成され、接
点パッド８６ｂと８６ｃの間にＰＴＨによる電気接続が
構成され、更に別のＥＣＰが接点パッド８６ｃと８３ｃ
の間に構成され、最後に別のＰＴＨが接点パッド８３ｃ
と８３ｄの間に構成されている。
【００２５】上記ＲＳエレメント５０による利益の一つ
として、水平の通路切替えが一つの水平面内で行なわれ
るときに起きることがある二つ（またはそれ以上）の導
通形成通路の交わりが避けられる。しかし、本発明によ
れば、上記二つの通路が衝突すること無く互いに交差す
ることが分かる。従って、上記の方法で、プロセッサー
配線板１７のようなプロセッサー配線板の接点領域１３
０内の接点パッドのうちのいずれか一つを、垂直に隣接
するプロセッサー配線板のいずれかのエッジ上の接点領
域１３０内の多数の接点パッドのうちのいずれか一つと
接続することができる。更に、もし一つの面上で構成さ
れると電気的に交わる多くの交差通路をこの二面交差方
法を使用することによって作ることができる。
として、水平の通路切替えが一つの水平面内で行なわれ
るときに起きることがある二つ（またはそれ以上）の導
通形成通路の交わりが避けられる。しかし、本発明によ
れば、上記二つの通路が衝突すること無く互いに交差す
ることが分かる。従って、上記の方法で、プロセッサー
配線板１７のようなプロセッサー配線板の接点領域１３
０内の接点パッドのうちのいずれか一つを、垂直に隣接
するプロセッサー配線板のいずれかのエッジ上の接点領
域１３０内の多数の接点パッドのうちのいずれか一つと
接続することができる。更に、もし一つの面上で構成さ
れると電気的に交わる多くの交差通路をこの二面交差方
法を使用することによって作ることができる。
【００２６】スタック構造
以下で述べるスタック構造は、ワイ・リーらの上記特許
出願に開示されているＲＳエレメントを使用した構造と
は相違するものである。しかし、上記特許出願は関連す
る範囲で以下の記述に参照される。
出願に開示されているＲＳエレメントを使用した構造と
は相違するものである。しかし、上記特許出願は関連す
る範囲で以下の記述に参照される。
【００２７】図４は、各々が複数（例えば四個）のＰＥ
を実装している数個のプロセッサー配線板のスタック構
造を概略的に示す。６５で表わされているこのスタック
は、説明の便宜のため三個のプロセッサー配線板１７、
１８、１９を有するが、より多くの、例えば四個以上の
プロセッサー配線板を同様な方法でスタックに構成する
ことができる。典型的な四個のＰＥのうち、１、２で表
わされている二個のＰＥはプロセッサー配線板１７、１
８、１９の各々の上に実装して示されている。
を実装している数個のプロセッサー配線板のスタック構
造を概略的に示す。６５で表わされているこのスタック
は、説明の便宜のため三個のプロセッサー配線板１７、
１８、１９を有するが、より多くの、例えば四個以上の
プロセッサー配線板を同様な方法でスタックに構成する
ことができる。典型的な四個のＰＥのうち、１、２で表
わされている二個のＰＥはプロセッサー配線板１７、１
８、１９の各々の上に実装して示されている。
【００２８】電気的接続が可能な柔軟性エレメント４６
はＲＳエレメント５０とプロセッサー配線板１７、１
８、１９、６０、７０の各々との間に挟持されている。
柔軟性エレメント４６は垂直方向のみに導通して垂直通
路を構成する。柔軟性エレメント４６は、導電性ポリマ
ー相互接続体（Ｃｏｎｄｕｃｔｉｖｅ Ｐｏｌｙｍｅｒ
ｒ Ｉｎｔｅｒｃｏｎｎｅｃｔ）を表わすＣＰＩの名称
でエイ・ティ・アンド・テイ（ＡＴ＆Ｔ）社から販売さ
れている材料である。一つのスタックが四個（二個が示
されている）の捩子止め装置４５によって確実に組立て
られている。
はＲＳエレメント５０とプロセッサー配線板１７、１
８、１９、６０、７０の各々との間に挟持されている。
柔軟性エレメント４６は垂直方向のみに導通して垂直通
路を構成する。柔軟性エレメント４６は、導電性ポリマ
ー相互接続体（Ｃｏｎｄｕｃｔｉｖｅ Ｐｏｌｙｍｅｒ
ｒ Ｉｎｔｅｒｃｏｎｎｅｃｔ）を表わすＣＰＩの名称
でエイ・ティ・アンド・テイ（ＡＴ＆Ｔ）社から販売さ
れている材料である。一つのスタックが四個（二個が示
されている）の捩子止め装置４５によって確実に組立て
られている。
【００２９】このスタック６５は最上段配線板６０と最
下段配線板７０とを有する。配線板６０と７０は、配線
板１７〜２０のような配線板の内部スタックを機械的に
保護する働きを持っている。更に、それらはこのスタッ
ク６５をしっかり締め付ける圧縮力を与えるためのクラ
ンプ面を構成している。配線板６０と７０にはまた、ル
ープ・アラウンド接点領域を実現するために必要なトポ
ロジーを特定した通路形成が履行されている。更に、最
下段配線板７０は配電と選択された信号の電気的終端を
構成することができる。最上段配線板６０はまた入出力
配線板（図示せず）への機械的相互接続を構成してい
る。最上段配線板６０は更に配線板スタックへのクロッ
ク信号及び制御信号の分配手段を構成し、且つ外部信号
に切替えるために外界へのポートを割当てている。
下段配線板７０とを有する。配線板６０と７０は、配線
板１７〜２０のような配線板の内部スタックを機械的に
保護する働きを持っている。更に、それらはこのスタッ
ク６５をしっかり締め付ける圧縮力を与えるためのクラ
ンプ面を構成している。配線板６０と７０にはまた、ル
ープ・アラウンド接点領域を実現するために必要なトポ
ロジーを特定した通路形成が履行されている。更に、最
下段配線板７０は配電と選択された信号の電気的終端を
構成することができる。最上段配線板６０はまた入出力
配線板（図示せず）への機械的相互接続を構成してい
る。最上段配線板６０は更に配線板スタックへのクロッ
ク信号及び制御信号の分配手段を構成し、且つ外部信号
に切替えるために外界へのポートを割当てている。
【００３０】上記の如く、ＲＳエレメント５０は直接的
な垂直の電気的導通形成通路のみならず、選択的に切替
えられる垂直の電気的導通形成通路との双方を構成して
いる。ＲＳエレメント５０はまた配線板間に間隙を形成
する働きを持っている。
な垂直の電気的導通形成通路のみならず、選択的に切替
えられる垂直の電気的導通形成通路との双方を構成して
いる。ＲＳエレメント５０はまた配線板間に間隙を形成
する働きを持っている。
【００３１】図４の拡大図に示されるように、ディジタ
ル信号プロセッサー・チップ２７、スタティックＲＡＭ
２８、通信及び回線コントローラ２９は、５１で表わさ
れている半田バンプによってシリコン基盤４７に実装さ
れている。シリコン基盤４７上の電気的通路（図示せ
ず）はワイヤー５５によってワイヤー・ボンディング・
パッド３０から、図２に関連して既に図示され且つ説明
されている接点領域１３０内の接点パッド３０ａへ接続
されている。
ル信号プロセッサー・チップ２７、スタティックＲＡＭ
２８、通信及び回線コントローラ２９は、５１で表わさ
れている半田バンプによってシリコン基盤４７に実装さ
れている。シリコン基盤４７上の電気的通路（図示せ
ず）はワイヤー５５によってワイヤー・ボンディング・
パッド３０から、図２に関連して既に図示され且つ説明
されている接点領域１３０内の接点パッド３０ａへ接続
されている。
【００３２】配線板６０と７０は上面と下面の双方に接
点パッド領域（図示せず）を有する。これら接点領域の
パッドは、ＲＳエレメント５０の接点パッドと整列して
いる。配線板６０と７０の反対面上の接点パッド対のう
ちの幾つかは鍍金スルー・ホールによって接続されてい
る。最上段配線板６０の上面の接点パッドのうちの選択
された接点パッドから最下段配線板７０の下面の接点パ
ッドのうちの選択された接点パッドへの垂直の電気的ル
ープ・バック通路は、選択された垂直ライン中にある全
ての接点パッド対の間に鍍金スルー・ホールを構成し、
続いて導電性材料層によって対向する接点パッドを電気
的に接続することによって作られている。次にこのルー
プ・バック通路は最上層の配線板上に実装されているＰ
Ｅの北ポートと、最下層の配線板上に実装されているＰ
Ｅの対応する南ポートとに結合されている。この基本構
成は例えば図８〜図１０に表わされている。
点パッド領域（図示せず）を有する。これら接点領域の
パッドは、ＲＳエレメント５０の接点パッドと整列して
いる。配線板６０と７０の反対面上の接点パッド対のう
ちの幾つかは鍍金スルー・ホールによって接続されてい
る。最上段配線板６０の上面の接点パッドのうちの選択
された接点パッドから最下段配線板７０の下面の接点パ
ッドのうちの選択された接点パッドへの垂直の電気的ル
ープ・バック通路は、選択された垂直ライン中にある全
ての接点パッド対の間に鍍金スルー・ホールを構成し、
続いて導電性材料層によって対向する接点パッドを電気
的に接続することによって作られている。次にこのルー
プ・バック通路は最上層の配線板上に実装されているＰ
Ｅの北ポートと、最下層の配線板上に実装されているＰ
Ｅの対応する南ポートとに結合されている。この基本構
成は例えば図８〜図１０に表わされている。
【００３３】
本発明によって実現される演算アーキテクチャ
上記の如く、各ＰＥのポートは本技術分野ではしばしば
北ポート、東ポート、南ポート、西ポート、或いは単に
Ｎ、Ｅ、Ｓ、Ｗ、と呼ばれている。隣接するＰＥを空間
的に接続する際に、ＮをＳへ接続し、ＥをＷへ接続する
ことは常套手段である。
北ポート、東ポート、南ポート、西ポート、或いは単に
Ｎ、Ｅ、Ｓ、Ｗ、と呼ばれている。隣接するＰＥを空間
的に接続する際に、ＮをＳへ接続し、ＥをＷへ接続する
ことは常套手段である。
【００３４】本発明の配線板スタック形態では、所定の
配線板より上段方向及び下段方向に有る配線板上のＰＥ
への導通形成通路と同様に、各ＰＥからその直ぐ隣りの
ＰＥへの導通形成通路が必要である。幾つかの演算アー
キテクチャに関する以下の記述部分に説明されるよう
に、上記「上段方向」接続及び「下段方向」接続が本発
明によって特徴的に促進されている。
配線板より上段方向及び下段方向に有る配線板上のＰＥ
への導通形成通路と同様に、各ＰＥからその直ぐ隣りの
ＰＥへの導通形成通路が必要である。幾つかの演算アー
キテクチャに関する以下の記述部分に説明されるよう
に、上記「上段方向」接続及び「下段方向」接続が本発
明によって特徴的に促進されている。
【００３５】典型的なトポロジーに関する以下の記述部
分では、ＲＳエレメント５０が各プロセッサー配線板１
７〜２０の間に存在している。従って、各Ｎ−Ｓ接続が
ＲＳエレメントを介して形成されている。ループ・バッ
ク接続は、最上段配線板６０及び最下段配線板７０と同
様にＲＳエレメント５０を介して形成されている。
分では、ＲＳエレメント５０が各プロセッサー配線板１
７〜２０の間に存在している。従って、各Ｎ−Ｓ接続が
ＲＳエレメントを介して形成されている。ループ・バッ
ク接続は、最上段配線板６０及び最下段配線板７０と同
様にＲＳエレメント５０を介して形成されている。
【００３６】「１−４」トポロジー
図７に概念的に図示されているアーキテクチャは１−４
リング・トポロジーである。この概念では、同様に数字
１〜１６で表わされているＰＥは、直列に２１で表わさ
れている包括リングに接続されている。同様に、四個の
独立したサブ・リングが四個のＰＥ毎に連続的に直列接
続することにより形成されている。従って、サブ・リン
グ２２はＰＥ１、５、９、１３から成っている。サブ・
リング２３、２４、２５はそれぞれ、ＰＥ２、６、１
０、１４の接続、ＰＥ３、７、１１、１５の接続、ＰＥ
４、８、１２、１６の接続によって形成されている。
リング・トポロジーである。この概念では、同様に数字
１〜１６で表わされているＰＥは、直列に２１で表わさ
れている包括リングに接続されている。同様に、四個の
独立したサブ・リングが四個のＰＥ毎に連続的に直列接
続することにより形成されている。従って、サブ・リン
グ２２はＰＥ１、５、９、１３から成っている。サブ・
リング２３、２４、２５はそれぞれ、ＰＥ２、６、１
０、１４の接続、ＰＥ３、７、１１、１５の接続、ＰＥ
４、８、１２、１６の接続によって形成されている。
【００３７】この「１−４」トポロジー概念は、図８に
図示されている方法で本発明の配線板スタック形態に実
現することができる。プロセッサー配線板１７、１８、
１９、２０は図８中に単にそれらの符号で表わし、平明
化のために詳細には図示されていない。プロセッサー配
線板１７はＰＥ１、２、３、４を実装し、プロセッサー
配線板１８はＰＥ５、６、７、８を実装し、プロセッサ
ー配線板１９はＰＥ９、１０、１１、１２を実装し、プ
ロセッサー配線板２０はＰＥ１３、１４、１５、１６を
実装している。
図示されている方法で本発明の配線板スタック形態に実
現することができる。プロセッサー配線板１７、１８、
１９、２０は図８中に単にそれらの符号で表わし、平明
化のために詳細には図示されていない。プロセッサー配
線板１７はＰＥ１、２、３、４を実装し、プロセッサー
配線板１８はＰＥ５、６、７、８を実装し、プロセッサ
ー配線板１９はＰＥ９、１０、１１、１２を実装し、プ
ロセッサー配線板２０はＰＥ１３、１４、１５、１６を
実装している。
【００３８】スタック構成のプロセッサー配線板アレイ
に関する本発明の目的のため、「Ｎ」は各ＰＥにその上
段方向に隣接しているＰＥと導通するように設けられて
いるポートとして定義される。なお、「上段方向」は図
８の三次元構造の上向きの方向である。これらの「Ｎ」
−「Ｓ」接続は上記のＲＳエレメント５０が持つ構造及
び機能によって構成されている。「Ｅ」−「Ｗ」接続は
プロセッサー配線板１７〜２０の水平面で通路形成を行
なうことによって構成されている。
に関する本発明の目的のため、「Ｎ」は各ＰＥにその上
段方向に隣接しているＰＥと導通するように設けられて
いるポートとして定義される。なお、「上段方向」は図
８の三次元構造の上向きの方向である。これらの「Ｎ」
−「Ｓ」接続は上記のＲＳエレメント５０が持つ構造及
び機能によって構成されている。「Ｅ」−「Ｗ」接続は
プロセッサー配線板１７〜２０の水平面で通路形成を行
なうことによって構成されている。
【００３９】特に、ノード１〜１６は図７に図示されて
いる第一リング２１中に、図８の次の順序のポート接続
を介して線形アレイに接続されている： １Ｅ−２Ｗ；２Ｅ−３Ｗ；３Ｅ−４Ｗ；４Ｅ−５Ｗ（Ｒ
Ｓエレメント経由）； ５Ｅ−６Ｗ；６Ｅ−７Ｗ；７Ｅ
−８Ｗ；８Ｅ−９Ｗ（ＲＳエレメント経由）； ９Ｅ−
１０Ｗ；１０Ｅ−１１Ｗ；１１Ｅ−１２Ｗ；１２Ｅ−１
３Ｗ（ＲＳエレメント経由）；１３Ｅ−１４Ｗ；１４Ｅ
−１５Ｗ；１５Ｅ−１６Ｗ；１６Ｅ−１Ｗ（真直ぐな垂
直ループバック接続経由）。
いる第一リング２１中に、図８の次の順序のポート接続
を介して線形アレイに接続されている： １Ｅ−２Ｗ；２Ｅ−３Ｗ；３Ｅ−４Ｗ；４Ｅ−５Ｗ（Ｒ
Ｓエレメント経由）； ５Ｅ−６Ｗ；６Ｅ−７Ｗ；７Ｅ
−８Ｗ；８Ｅ−９Ｗ（ＲＳエレメント経由）； ９Ｅ−
１０Ｗ；１０Ｅ−１１Ｗ；１１Ｅ−１２Ｗ；１２Ｅ−１
３Ｗ（ＲＳエレメント経由）；１３Ｅ−１４Ｗ；１４Ｅ
−１５Ｗ；１５Ｅ−１６Ｗ；１６Ｅ−１Ｗ（真直ぐな垂
直ループバック接続経由）。
【００４０】更に第二乃至第五のリング２２、２３、２
４、２５は、図８の更に次の順序のポート接続を介して
接続されている： １Ｓ−５Ｎ；５Ｓ−９Ｎ；９Ｓ−１３Ｎ；１３Ｓ−１Ｎ
（ループバック）；２Ｓ−６Ｎ；６Ｓ−１０Ｎ；１０Ｓ
−１４Ｎ；１４Ｓ−２Ｎ（ループバック）；３Ｓ−７
Ｎ；７Ｓ−１１Ｎ；１１Ｓ−１５Ｎ（ＲＳエレメント経
由）；１５Ｓ−３Ｎ（ループバック）；４Ｓ−８Ｎ；８
Ｓ−１２Ｎ；１２Ｓ−１６Ｎ（ＲＳエレメント経由）；
１６Ｓ−４Ｎ（ループバック）。
４、２５は、図８の更に次の順序のポート接続を介して
接続されている： １Ｓ−５Ｎ；５Ｓ−９Ｎ；９Ｓ−１３Ｎ；１３Ｓ−１Ｎ
（ループバック）；２Ｓ−６Ｎ；６Ｓ−１０Ｎ；１０Ｓ
−１４Ｎ；１４Ｓ−２Ｎ（ループバック）；３Ｓ−７
Ｎ；７Ｓ−１１Ｎ；１１Ｓ−１５Ｎ（ＲＳエレメント経
由）；１５Ｓ−３Ｎ（ループバック）；４Ｓ−８Ｎ；８
Ｓ−１２Ｎ；１２Ｓ−１６Ｎ（ＲＳエレメント経由）；
１６Ｓ−４Ｎ（ループバック）。
【００４１】図１１は、配線板と共に通路形成スペーサ
を形成することによって作られ、上記１−４リング形態
を達成している導通形成通路を解り易く示したものであ
る。上記リングは、図１に示されている３９のようなス
イッチを介して上記ノードのうち選択された一つのノー
ドをホスト・コンピュータに４０に接続することによっ
てこのホスト・コンピュータと４０に接続されている。
を形成することによって作られ、上記１−４リング形態
を達成している導通形成通路を解り易く示したものであ
る。上記リングは、図１に示されている３９のようなス
イッチを介して上記ノードのうち選択された一つのノー
ドをホスト・コンピュータに４０に接続することによっ
てこのホスト・コンピュータと４０に接続されている。
【００４２】「トーラス」トポロジー
このトポロジーは、四個の別々の四ポート・リングと各
配線板の四個のＰＥの各Ｅ−Ｗポートを介して成されて
いる四個の更に別々の四ポート・リングへの接続を構成
している、垂直に整列している四個のＰＥの各々のそれ
らのＮ−Ｓポートを介した接続を意味している。ここで
図示されているトーラス・トポロジーは従って八個の別
々のＰＥリングから成っている。四個の意図された垂直
の接続のうちの二個が図示されている。
配線板の四個のＰＥの各Ｅ−Ｗポートを介して成されて
いる四個の更に別々の四ポート・リングへの接続を構成
している、垂直に整列している四個のＰＥの各々のそれ
らのＮ−Ｓポートを介した接続を意味している。ここで
図示されているトーラス・トポロジーは従って八個の別
々のＰＥリングから成っている。四個の意図された垂直
の接続のうちの二個が図示されている。
【００４３】上記の垂直に整列している処理ノード１〜
１６は図９の次の順序のポート接続を介して四個のリン
グに接続されている： １Ｓ−５Ｎ；５Ｓ−９Ｎ；９Ｓ−１３Ｎ（ＲＳエレメン
ト経由）；１３Ｓ−１Ｎ（ループバック）；２Ｓ−６
Ｎ；６Ｓ−１０Ｎ；１０Ｓ−１４Ｎ（ＲＳエレメント経
由）；１４Ｓ−２Ｎ（ループバック）；３Ｓ−７Ｎ；７
Ｓ−１１Ｎ；１１Ｓ−１５Ｎ（ＲＳエレメント経由）；
１５Ｓ−３Ｎ（ループバック）；４Ｓ−８Ｎ；８Ｓ−１
２Ｎ；１２Ｓ−１６Ｎ（ＲＳエレメント経由）；１６Ｓ
−４Ｎ（ループバック）。
１６は図９の次の順序のポート接続を介して四個のリン
グに接続されている： １Ｓ−５Ｎ；５Ｓ−９Ｎ；９Ｓ−１３Ｎ（ＲＳエレメン
ト経由）；１３Ｓ−１Ｎ（ループバック）；２Ｓ−６
Ｎ；６Ｓ−１０Ｎ；１０Ｓ−１４Ｎ（ＲＳエレメント経
由）；１４Ｓ−２Ｎ（ループバック）；３Ｓ−７Ｎ；７
Ｓ−１１Ｎ；１１Ｓ−１５Ｎ（ＲＳエレメント経由）；
１５Ｓ−３Ｎ（ループバック）；４Ｓ−８Ｎ；８Ｓ−１
２Ｎ；１２Ｓ−１６Ｎ（ＲＳエレメント経由）；１６Ｓ
−４Ｎ（ループバック）。
【００４４】上記平面状ノードは更に次の四個のリング
に接続されている：１Ｅ−２Ｗ；２Ｅ−３Ｗ；３Ｅ−４
Ｗ；４Ｅ−１Ｗ；５Ｅ−６Ｗ；６Ｅ−７Ｗ；７Ｅ−８
Ｗ；８Ｅ−５Ｗ；９Ｅ−１０Ｗ；１０Ｅ−１１Ｗ；１１
Ｅ−１２Ｗ；１２Ｅ−９Ｗ；１３Ｅ−１４Ｗ；１４Ｅ−
１５Ｗ；１５Ｅ−１６Ｗ；１６Ｅ−１３Ｗ。
に接続されている：１Ｅ−２Ｗ；２Ｅ−３Ｗ；３Ｅ−４
Ｗ；４Ｅ−１Ｗ；５Ｅ−６Ｗ；６Ｅ−７Ｗ；７Ｅ−８
Ｗ；８Ｅ−５Ｗ；９Ｅ−１０Ｗ；１０Ｅ−１１Ｗ；１１
Ｅ−１２Ｗ；１２Ｅ−９Ｗ；１３Ｅ−１４Ｗ；１４Ｅ−
１５Ｗ；１５Ｅ−１６Ｗ；１６Ｅ−１３Ｗ。
【００４５】上記構成において、ＲＳエレメント５０を
使用して次の接続、即ち４Ｅ−１Ｗ；８Ｅ−５Ｗ；１２
Ｅ−９Ｗ；１６Ｅ−１３Ｗが構成されている。図１２は
このトーラス形態に対する、それらの配線板と共に通路
形成スペーサを形成することによって作られる導通形成
通路を解り易く図示したものである。このトーラス・ア
レイの八個のリングは、記述したように各リングのノー
ドのうち選択されたノードを３９のようなスイッチを介
してホスト・コンピュータ４０へ接続することができ
る。
使用して次の接続、即ち４Ｅ−１Ｗ；８Ｅ−５Ｗ；１２
Ｅ−９Ｗ；１６Ｅ−１３Ｗが構成されている。図１２は
このトーラス形態に対する、それらの配線板と共に通路
形成スペーサを形成することによって作られる導通形成
通路を解り易く図示したものである。このトーラス・ア
レイの八個のリングは、記述したように各リングのノー
ドのうち選択されたノードを３９のようなスイッチを介
してホスト・コンピュータ４０へ接続することができ
る。
【００４６】矩形形態
図１２は更に別の演算アーキテクチャを実現することが
できる方法を示している。このトポロジーでは、ループ
バックが除去されそれに代わって最上段配線板の対角部
のＮ−Ｎポート対及び最下段配線板の対角部のＳ−Ｓポ
ート対が接続されていることを除いて、トーラス・トポ
ロジーと見掛け上類似である。この結果得られたアーキ
テクチャは六個のリングを有し、その二個は八個のノー
ドを持ち、その四個は四個のノードを持っている。その
完全な接続は次の通りである： １Ｓ−５Ｎ、５Ｓ−９Ｎ、９Ｓ−１３Ｎ、１３Ｓ−１５
Ｓ、１５Ｓ−１１Ｓ、１１Ｓ−７Ｓ、７Ｓ−３Ｓ、３Ｎ
−１Ｎ。２Ｓ−６Ｎ、６Ｓ−１０Ｎ、１０Ｓ−１４Ｎ、
１４Ｓ−１６Ｓ、１６Ｎ−１２Ｓ、１２Ｎ−８Ｓ、８Ｎ
−４Ｓ、４Ｎ−２Ｎ。１Ｅ−２Ｗ；２Ｅ−２Ｗ；３Ｅ−
４Ｗ；４Ｅ−１Ｗ；５Ｅ−６Ｗ；６Ｅ−７Ｗ；７Ｅ−８
Ｗ；８Ｅ−５Ｗ；９Ｅ−１０Ｗ；１０Ｅ−１１Ｗ；１１
Ｅ−１２Ｗ；１２Ｅ−９Ｗ；１３Ｅ−１４Ｗ；１４Ｅ−
１５Ｗ；１５Ｅ−１６Ｗ；１６Ｅ−１３Ｗ。
できる方法を示している。このトポロジーでは、ループ
バックが除去されそれに代わって最上段配線板の対角部
のＮ−Ｎポート対及び最下段配線板の対角部のＳ−Ｓポ
ート対が接続されていることを除いて、トーラス・トポ
ロジーと見掛け上類似である。この結果得られたアーキ
テクチャは六個のリングを有し、その二個は八個のノー
ドを持ち、その四個は四個のノードを持っている。その
完全な接続は次の通りである： １Ｓ−５Ｎ、５Ｓ−９Ｎ、９Ｓ−１３Ｎ、１３Ｓ−１５
Ｓ、１５Ｓ−１１Ｓ、１１Ｓ−７Ｓ、７Ｓ−３Ｓ、３Ｎ
−１Ｎ。２Ｓ−６Ｎ、６Ｓ−１０Ｎ、１０Ｓ−１４Ｎ、
１４Ｓ−１６Ｓ、１６Ｎ−１２Ｓ、１２Ｎ−８Ｓ、８Ｎ
−４Ｓ、４Ｎ−２Ｎ。１Ｅ−２Ｗ；２Ｅ−２Ｗ；３Ｅ−
４Ｗ；４Ｅ−１Ｗ；５Ｅ−６Ｗ；６Ｅ−７Ｗ；７Ｅ−８
Ｗ；８Ｅ−５Ｗ；９Ｅ−１０Ｗ；１０Ｅ−１１Ｗ；１１
Ｅ−１２Ｗ；１２Ｅ−９Ｗ；１３Ｅ−１４Ｗ；１４Ｅ−
１５Ｗ；１５Ｅ−１６Ｗ；１６Ｅ−１３Ｗ。
【００４７】同様に、上記トーラス・アレイの六個のリ
ングは、記述したように各リングのノードのうち選択さ
れた一個のノードを３９のようなスイッチを介してホス
ト・コンピュータ４０へ接続することができる。図１３
はこの形態に対する、それらの配線板と共に通路形成ス
ペーサを形成することによって作られた導通形成通路を
解り易く示すものである。
ングは、記述したように各リングのノードのうち選択さ
れた一個のノードを３９のようなスイッチを介してホス
ト・コンピュータ４０へ接続することができる。図１３
はこの形態に対する、それらの配線板と共に通路形成ス
ペーサを形成することによって作られた導通形成通路を
解り易く示すものである。
【００４８】上記三個のアーキテクチャは多くの可能な
スタック構成のノード形態のうちの例であり、本発明に
よる一定の形態のＰＥ及びＲＳエレメントの通路形成を
使用することによって達成することができる。
スタック構成のノード形態のうちの例であり、本発明に
よる一定の形態のＰＥ及びＲＳエレメントの通路形成を
使用することによって達成することができる。
【００４９】
【発明の効果】以上述べたごとく、本発明によれば、数
個のマルチ・チップ・プロセッサー配線板をスタックに
構成した高処理能力、高密度実装コンピュータを得るこ
とができる。
個のマルチ・チップ・プロセッサー配線板をスタックに
構成した高処理能力、高密度実装コンピュータを得るこ
とができる。
【００５０】
【図１】処理タイル及びその関連コンピュータを示す概
略平面図である。
略平面図である。
【図２】四タイル配線板の電気的接続を示す概略平面図
である。
である。
【図３】配線板の層構造とその上に実装された処理タイ
ルを示す部分断面図である。
ルを示す部分断面図である。
【図４】配線板のスタック構成を図解する概略側面図で
ある。
ある。
【図５】ＲＳエレメントを示す概略平面図である。
【図６】ＲＳエレメントの内部に形成されている通路を
示す展開斜視図である。
示す展開斜視図である。
【図７】１−４形態に接続された処理タイルのリングを
示す概略図である。
示す概略図である。
【図８】配線板スタックを貫通する１−４形態の通路形
成を示す斜視図である。
成を示す斜視図である。
【図９】配線板スタックを貫通するトーラス・アーキテ
クチャのトーラス通路形成を示す斜視図である。
クチャのトーラス通路形成を示す斜視図である。
【図１０】配線板スタックを貫通する矩形形態の通路形
成を示す斜視図である。
成を示す斜視図である。
【図１１】僅かづつ相違するＲＳエレメントによって作
られた１−４リングの断面を示す概略図である。
られた１−４リングの断面を示す概略図である。
【図１２】僅かづつ相違するＲＳエレメントによって作
られたトーラスの断面を示す概略図である。
られたトーラスの断面を示す概略図である。
【図１３】僅かづつ相違するＲＳエレメントによって作
られた矩形アーキテクチャの断面を示す概略図である。
られた矩形アーキテクチャの断面を示す概略図である。
１〜１６ 処理ノード（ＰＥ）
１７〜２０ プロセッサー配線板
２１ 包括リング（第一リング）
２２〜２５ サブ・リング（第二〜第五リング）
２７ ディジタル信号プロセッサー・チップ
２８ スタティック６４Ｋ×３２ＲＡＭ
２９ 通信及び回線コントローラ
３０ 接点パッド／ワイヤー・ボンディング・パッド
３１〜３４ コネクター
３５〜３８ バス
３９ スイッチ
４０ ホスト・コンピュータ
４１〜４２ 信号通路
４５ 捩子止め装置
４６ 柔軟性エレメント
４７ シリコン基盤
４８ 絶縁層
４９ 銅箔
５０ ＲＳエレメント
５１ 半田バンプ
５２ ワイヤー組織層
５３ 保護層
５５ ワイヤー
５６ メタライズ層（接地バス）
５７ 電源バス
５８ メタル・コア
６０ 最上段配線板
６５ スタック
７０ 最下段配線板
８０ 絶縁層
８１ 上段ラミネート
８２ 下段ラミネート
８３ａ〜８３ｄ 接点パッド
８４ａ〜８４ｄ 接点パッド
８５ａ〜８５ｄ 接点パッド
８６ａ〜８６ｄ 接点パッド
８７ａ〜８６ｂ 接点パッド
１２０ 接点領域
１２１ 接点パッド
１３０ 接点領域
１４０ 通路形成領域
１５０ 接点領域
１５１ パッド
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 リチヤード ロバート シブリー
アメリカ合衆国 07961 ニユージヤージ
ー コンベント ステイシヨン オールド
グレン ロード ５
(72)発明者 レスレイ ヤンーユン ウー
アメリカ合衆国 07834 ニユージヤージ
ー デンビレ モスウツド トレイル 40
Claims (14)
- 【請求項１】複数個のプロセッサー・エレメントを有
し、両面にこれらプロセッサー・エレメントと導通して
いる第一接点パッドを設けられた外部接点領域を有する
複数個のプロセッサー・エレメント配線板（ＰＥＢ）
と、 これらＰＥＢのうち隣り合うＰＥＢの間に配置された通
路形成配線板と、を有する配線板スタック構成マルチ・
プロセッサー・コンピュータの導通路を構成する装置に
おいて、前記通路形成配線板が、 前記ＰＥＢの外部接点領域と実質的に一致する外部接点
領域と、 両面に、前記第一接点パッドのうちの対応する接点パッ
ドと導通するように設けられた第二接点パッドと、 これら第二接点パッドの中から選択された対向し合う一
対の第二接点パッドの間に設けられ、選択された信号を
前記隣り合うＰＥＢの間に縦方向に接続する第一の組の
内部接続通路と、 前記第二接点パッドの中から選択された対向し合わない
一対の第二接点パッドの間に設けられ、選択された信号
を前記隣り合うＰＥＢの間に横方向に接続する第二の組
の内部接続通路と、を有することを特徴とする配線板ス
タック構成マルチ・プロセッサー・コンピュータの導通
路を構成する装置。 - 【請求項２】前記プロセッサー・エレメントが四辺を持
つエレメントであり、各辺にこのプロセッサー・エレメ
ントに信号接続するアクセス・ポートが設けられている
ことを特徴とする、請求項１記載の装置。 - 【請求項３】前記各プロセッサー・エレメントのアクセ
ス・ポートは北ポート、東ポート、南ポート、西ポート
であることを特徴とする、請求項２記載の装置。 - 【請求項４】更にホスト・コンピュータを有し、 前記各プロセッサー・エレメントが、 デジタル信号プロセッサー・チップと、 通信及び回線コントローラと、 このコントローラ内で前記北ポート、東ポート、南ポー
ト、西ポート及び前記ホスト・コンピュータへの信号或
いはそれらからの信号の通路形成を行なう手段と、を有
することを特徴とする、請求項３記載の装置。 - 【請求項５】前記通路形成配線板が、 上段ラミネート及び下段ラミネートと、 これらラミネートを離隔する絶縁層と、 を有し、 前記第二接点パッドが前記ラミネートの外面上に形成さ
れていることを特徴とする、請求項４記載の装置。 - 【請求項６】前記第一の組の内部接続通路が、 前記上段ラミネート、前記下段ラミネート及び前記絶縁
層を貫通する鍍金スルー・ホールを有し、 前記第二の組の内部接続通路が、 前記絶縁層と前記ラミネートとの間の境界面に沿う水平
導電性通路を有する、ことを特徴とする、請求項５記載
の装置。 - 【請求項７】前記境界面と共に前記第二の組の内部接続
通路の一つ以上の交差接続を形成する手段を有すること
を特徴とする、請求項５記載の装置。 - 【請求項８】複数個のプロセッサー・エレメント配線板
（ＰＥＢ）と、 各ＰＥＢ上に実装され、それぞれが四辺を有し、各辺に
信号接続用の北アクセス・ポート、東アクセス・ポー
ト、南アクセス・ポート、西アクセス・ポートを持つ複
数個のプロセッサー・エレメントと、 前記ＰＥＢの両面に形成され、前記各アクセス・ポート
と隣接し各々が複数個の第一接点パッドを有する外部接
点領域と、 前記各ＰＥＢのうち隣り合うＰＥＢの間に配置された通
路形成配線板と、を有し、更に、 前記ＰＥＢの外部接点領域と実質的に一致する外部接点
領域と、前記通路形成配線板の両面に設けられ前記第一
接点パッドのうちの対応する接点パッドと導通するよう
に設けられた第二接点パッドとを有し、 前記第二接点パッドの中から選択された対向し合う一対
の第二接点パッドの間に設けられ、選択された信号を前
記ＰＥＢの間に縦方向に接続する第一の組の内部接続通
路と、 前記第二接点パッドの中から選択された対向し合わない
一対の第二接点パッドの間に設けられ、選択された信号
を前記ＰＥＢの間に横方向に接続する第二の組の内部接
続通路と、 を有することを特徴とする配線板スタック構成マルチ・
プロセッサー・コンピュータ。 - 【請求項９】更に、前記第一の組及び第二の組の内部接
続通路と共に前記プロセッサー・エレメントを１−４リ
ング・トポロジーに形成する手段を有することを特徴と
する、請求項８記載のマルチ・プロセッサー・コンピュ
ータ。 - 【請求項１０】更に、前記第一の組及び第二の組の内部
接続通路と共に前記プロセッサー・エレメントをトーラ
ス・トポロジーに形成する手段を有することを特徴とす
る、請求項８記載のマルチ・プロセッサー・コンピュー
タ。 - 【請求項１１】更に、前記第一の組及び第二の組の内部
接続通路と共に前記プロセッサー・エレメントを矩形ト
ポロジーに形成する手段を有することを特徴とする、請
求項８記載のマルチ・プロセッサー・コンピュータ。 - 【請求項１２】前記各通路形成配線板が、 上段ラミネート及び下段ラミネートと、 これらラミネートを隔離する絶縁層と、を有し、 前記第二接点パッドが前記ラミネートの外面上に形成さ
れていることを特徴とする、請求項９、１０または１１
記載の装置。 - 【請求項１３】前記第一の組の内部接続通路が、 前記上段ラミネート、前記下段ラミネート及び前記絶縁
層を貫通する鍍金スルー・ホールを有し、 前記第二の組の内部接続通路が、 前記絶縁層と前記ラミネートとの間の境界面に沿う水平
導電性通路を有する、ことを特徴とする、請求項１２記
載の装置。 - 【請求項１４】前記境界面と共に前記第二の組の内部接
続通路の一つ以上の交差接続を形成する手段を有するこ
とを特徴とする、請求項１３記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US590246 | 1984-03-16 | ||
| US07/590,246 US5420754A (en) | 1990-09-28 | 1990-09-28 | Stacked board assembly for computing machines, including routing boards |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0527871A true JPH0527871A (ja) | 1993-02-05 |
| JPH077320B2 JPH077320B2 (ja) | 1995-01-30 |
Family
ID=24361464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3271887A Expired - Fee Related JPH077320B2 (ja) | 1990-09-28 | 1991-09-25 | 配線板スタック構成マルチ・プロセッサー・コンピュータ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5420754A (ja) |
| EP (1) | EP0478121B1 (ja) |
| JP (1) | JPH077320B2 (ja) |
| DE (1) | DE69127874T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110337178A (zh) * | 2019-04-25 | 2019-10-15 | 维沃移动通信有限公司 | 一种电路板组件和电子设备 |
| JP2022526929A (ja) * | 2019-03-27 | 2022-05-27 | グラフコアー リミテッド | 複数の組み込みリングを有するネットワークコンピュータ |
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| US6421251B1 (en) * | 1997-05-02 | 2002-07-16 | Axis Systems Inc | Array board interconnect system and method |
| US20040115995A1 (en) * | 2002-11-25 | 2004-06-17 | Sanders Samuel Sidney | Circuit array module |
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| US9569402B2 (en) | 2012-04-20 | 2017-02-14 | International Business Machines Corporation | 3-D stacked multiprocessor structure with vertically aligned identical layout operating processors in independent mode or in sharing mode running faster components |
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| US9336144B2 (en) | 2013-07-25 | 2016-05-10 | Globalfoundries Inc. | Three-dimensional processing system having multiple caches that can be partitioned, conjoined, and managed according to more than one set of rules and/or configurations |
| US9389876B2 (en) | 2013-10-24 | 2016-07-12 | International Business Machines Corporation | Three-dimensional processing system having independent calibration and statistical collection layer |
| US10993323B2 (en) | 2019-01-14 | 2021-04-27 | Cody Elsing | Stackable printed circuit board |
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1990
- 1990-09-28 US US07/590,246 patent/US5420754A/en not_active Expired - Lifetime
-
1991
- 1991-07-19 DE DE69127874T patent/DE69127874T2/de not_active Expired - Fee Related
- 1991-07-19 EP EP91306586A patent/EP0478121B1/en not_active Expired - Lifetime
- 1991-09-25 JP JP3271887A patent/JPH077320B2/ja not_active Expired - Fee Related
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Also Published As
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|---|---|
| EP0478121A2 (en) | 1992-04-01 |
| EP0478121A3 (en) | 1992-04-15 |
| US5420754A (en) | 1995-05-30 |
| DE69127874T2 (de) | 1998-02-05 |
| EP0478121B1 (en) | 1997-10-08 |
| JPH077320B2 (ja) | 1995-01-30 |
| DE69127874D1 (de) | 1997-11-13 |
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