JPH0527871A - 配線板スタツク構成マルチ・プロセツサー・コンピユータ - Google Patents

配線板スタツク構成マルチ・プロセツサー・コンピユータ

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JPH0527871A
JPH0527871A JP3271887A JP27188791A JPH0527871A JP H0527871 A JPH0527871 A JP H0527871A JP 3271887 A JP3271887 A JP 3271887A JP 27188791 A JP27188791 A JP 27188791A JP H0527871 A JPH0527871 A JP H0527871A
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】 【目的】マルチ・デバイス処理ノードを三次元演算アー
キテクチャに配列し、それらのポートを柔軟に接続する
ためのシステムを提供する。 【構成】 各処理ノードのトポロジーは固定された一定
の物理的形状のものである。これらノードはディジタル
信号プロセッサー・チップ、スタティックRAM、及び
通信及び回線コントローラを含むことができる。これら
のノード即ちタイルが四個接続され、各々が論理学上の
北ポート、東ポート、南ポート、西ポートを有する。こ
れらのノードはボード上に実装されている。基本的には
何れか一つのポートと異なるボード上の別のポートとの
選択的接続は、所望のノード相互接続アーキテクチャを
支援するように前以て選択されている内部的導通形成通
路を有する通路形成兼スペース形成エレメントを使用す
ることによって得られる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、マルチ・プロセッサー
・コンピュータに関し、特に、数個のマルチ・チップ・
プロセッサー配線板をスタックに構成した高処理能力、
高密度実装コンピュータに関する。
【0002】
【従来の技術】マルチ・プロセッサー・コンピュータ・
アーキテクチャは、代表的には平面に配列された個別の
プロセッサー配線板をバックプレーン・バスを介して一
纏めに接続することによって実現されている。これらの
プロセッサーは他のチップと共に演算ノードに配置され
た配線板実装マイクロ・チップである。各配線板上には
幾つかのノードが配置されている。これらのノード・ア
レイはホスト・コンピュータの制御の下に置くことがで
きる。或いはまた、これらのノードは入力データだけに
よって同期を取ることができる。
【0003】ノードの相互接続形態は特定の用途に適合
するように、例えば特定の問題を効率的に解決するため
に、シストーリック・アレイまたは線形アレイを形成す
るように変更可能でなければならない。
【0004】マルチ・プロセッサー・コンピュータでは
容積効率が重大な必要性を持っている。幾つかの容積的
に有効なマルチ・プロセッサー・コンピュータ構造が従
来技術に開示されているが、更に多くの演算容量をより
小さな容積中に収容することが要望されている。
【0005】より小さな容積を達成するために可能な一
つの構造に、スタック構成プロセッサー配線板アレイが
有り、このアレイ中のプロセッサーは代表的には
「北」、「東」、「南」、「西」と呼称されるポートを
持つ矩形の四ポート・チップである。これらの配線板モ
ジュールは「マルチ・チップ・モジュール」或いは「M
CM」と呼ばれている。これらの配線板モジュールはス
タックに構成されており、ワイ・リー(Y.Lee)と
ジェイ・エム・セイガルケン(J.M.Segalke
n)によって1990年7月28日に出願され本出願の
譲受人に譲渡されている米国特許出願第387,490
号に記載されているように電気的に接続することができ
る。
【0006】しかし、ワイ・リーらの上記米国特許出願
に開示されている電気的通路形成は十分に柔軟性を持つ
通路選択の自由性をもたらしていない。標準のスタック
構成モジュラー体系内に安価に多数の実行可能な演算ア
ーキテクチャを実現するには、標準的なハードウエア・
エレメントのプロセッサーの相互接続が可能なかぎり多
くの多様性をもって実現可能であることが必要である。
【0007】通路選択の柔軟性を達成し難くしている一
つの要因は、スタック構成アレイのプロセッサーへの或
いはそれらからの信号の通路形成が二次元内での通路形
成より複雑であることである。導通路交差問題はその一
例である。配線板スタックの二以上のプロセッサー・エ
レメントの間での通路形成で起きる交差問題を避けるた
めの現在の解決方法では、多数の回路を要し、発熱が大
きく、且つ容積的に不効率な通路を作る傾向が有る。
【0008】
【発明が解決しようとする課題】従って、本発明の一つ
の目的は配線板スタック構成マルチ・プロセッサーで実
現することができる適切な演算アーキテクチャの数及び
種類を最大にすることである。本発明の他の目的はマル
チ・プロセッサー・コンピュータの演算密度(物理的単
位容積当たりの演算能力)を高めることである。本発明
の更に他の目的は高密度で、更に広範囲の演算アプリケ
ーションに適合するために拡張縮小可能なマルチ・プロ
セッサー・コンピュータを構成することである。
【0009】
【課題を解決するための手段】本発明によれば、内部接
続通路を有する独自の配線板間通路形成兼スペース形成
エレメント(以下、RSエレメントと言う)によって、
配線板スタック構成マルチ・プロセッサー・コンピュー
タに形成している層間ノードが得られる。これら内部接
続通路は隣接する配線板内のプロセッサーの選択された
ポート間を接続する。
【0010】上記RSエレメントは接点パッドを含む接
点領域及び通路形成パッドを含む接点領域を有してお
り、これらのパッドはスタックの各配線板の周辺部に沿
って設けられている対応するパッドと垂直に整列され
る。上記RSエレメントによって、配線板スタックの接
点パッドを垂直に直通接続することが可能になる。更
に、所定のMCM配線板の非接触領域に有る選択された
接点パッドがスタック配線板の隣接する他の垂直に整列
している接点パッドと、特定のRSエレメントに仕立て
られている導通路を介して接続される。こうして接続さ
れた配線板スタックのパッドは垂直に整列していない。
【0011】本発明はプロセッサー・エレメント相互接
続アーキテクチャを更に効率的に実現することを可能に
する。一実施例では、RSエレメントの第一の交差通路
構造によってトーラス(TORUS)アーキテクチャが
作られる。他の実施例では、構造を少し変更したRSエ
レメントを使用し、他のエレメントはトーラス・アーキ
テクチャに対する場合と同一の構造のままで1−4リン
グ・トポロジーが得られる。更に、新規なRSエレメン
ト及びノード・アーキテクチャの具体的実施例が同様に
教示されている。
【0012】
【実施例】本発明によって相互接続が支援されるプロセ
ッサーは、各々が図1に示されるノードのようなマルチ
・デバイス処理ノードである。各処理ノードのトポロジ
ーは固定された一定の物理的形状のものである。これら
の処理ノードは、例えば図8、図9、図10に図示され
るノード・アーキテクチャにおいて1〜16で表わさ
れ、各処理ノードはディジタル信号プロセッサー・チッ
プ27、スタティック64K×32RAM28、通信及
び回線コントローラ29を有する。これらのノードを以
下、処理タイルまたはPEと言う。
【0013】本発明のPEは四辺を持っている。図1に
示されるように、各PEのそれらの辺、即ちエッジには
31、32、33、34で表わされているコネクターが
設けられている。これらのコネクター31〜34は、各
PEへの或いはそれらからのアクセス・ポートである。
各PEの四辺のアクセス・ポートは、通例的にこの技術
分野では、北ポート、東ポート、南ポート、西ポート、
或いは単に、N、E、S、Wと称されている。上記コネ
クター31〜34によって支援されるこれらのポートに
は図1及びその他において上記呼称N、E、S、Wが付
されている。
【0014】ポートN、E、S、Wのコネクター31〜
34は、各MCM上に多数のワイヤー・ボンディング・
パッド30を有し、PEのエレメントへの或いはそれら
からの異なった信号通路を構成している。特定の信号通
路が特定のメタル・パッドへの接続領域によってアクセ
スされる。上記コネクター31〜34はそれぞれバス3
5、36、37、38によって通信及び回線コントロー
ラ29へ接続されている。これらのバス35、36、3
7、38はデータ・リンク及びコントロール・リンクを
構成している。
【0015】各PEの通信及び回線コントローラ29
は、スイッチ39を介してホスト・コンピュータ40ま
たは入出力周辺装置のような固体ASICデバイスが好
適である外部デバイスへ接続されている。信号通路4
1、42はスイッチ39を上記接続領域31〜34へ接
続する手段を構成している。これらの信号通路41、4
2は双方向性であり、従っていずれの信号通路も入力通
路或いは出力通路となることができる。特定のポート接
続方式は意図されたノード・アーキテクチャに依存して
選択される。
【0016】 メタル・コア配線板構造及びプロセッサー・タイル 更に、図2、図3、図4は本発明が実施されている配線
板構造を示している。図2において、マルチ・チップ・
モジュール構成のプロセッサー配線板17に1、2、
3、4で表わされている4個のPEが取付けられてい
る。PE1上の接点パッド30はプロセッサー配線板1
7上の接続領域中に有る対応接点パッド30にワイヤー
接続されている。他のワイヤー接続(明確化のため、図
示せず)がPE1上の接点パッド30から接地バス56
と更にプロセッサー配線板17上の電源バス57へ構成
されている。
【0017】図3はプロセッサー配線板17の詳細な構
造を示している。メタル・コア58は吸熱器及びMCM
支持体として働き、且つ接地回路へ電気的に接続されて
いる。絶縁層48はメタル・コア58の上面と下面に置
かれている。各絶縁層48の外側にはそれぞれ電源平面
及び接地平面として働く銅箔49が置かれている。次ぎ
に、第二の絶縁層48が銅箔49の上に形成されてい
る。更にそれらの外側の層には、エポキシ中に互いに絶
縁されて埋込まれた多数の細径ワイヤーから成る組織5
2が置かれている。これらのワイヤー(図3には図示さ
れず)は、接点領域とMCMとの間の相互接続を構成し
ている。ワイヤー組織層52の上には被覆(図示せず)
が施されている。
【0018】次に、保護層53が形成され、鍍金スルー
・ホールとなる開口部がワイヤー組織層52中の上記ワ
イヤーとの接続を行なうために形成されている。必要に
応じて56で表されているメタライズ面及び接点が保護
層53の外面に形成されている。
【0019】上記PE1のような各PEが半田バンプ5
1によってプロセッサー配線板17上のシリコン基盤4
7と電気的且つ機械的に接続されている。シリコン基盤
47はプロセッサー配線板17のメタル・コア58に熱
的及び電気的伝導性を持つエポキシによって固定されて
いる。ワイヤー55のような接続が指定されたパッド3
0(図1、図2参照)からメタライズ層56上のサイト
へ成されている。
【0020】図2において、接点パッド121のような
接点パッドが120で表わされている接点領域中に配列
されている。接点領域120は四個のそれぞれのエッジ
の近くでプロセッサー配線板17のいずれかの側に配置
されている。対応する接点パッドのうち選択された接点
パッド同士が従来構造の鍍金スルー・ホール(図2には
図示せず)によって電気的に結合されている。同様に、
図5に示されるように、接点パッド151のような接点
パッドが、RSエレメント50上の150で表わされて
いる接点領域中に配列されている。これらの接点領域1
50は四個のそれぞれのエッジの近くでRSエレメント
50のいずれかの側に配置されている。対応する接点パ
ッドのうち選択された接点パッド同士が従来構造の鍍金
スルー・ホールによって結合されている。プロセッサー
配線板17上とRSエレメント50上の垂直に整列して
いる選択されたパッドが上記のようにして結合され、ス
タックに構成されたプロセッサー配線板17の対応する
PE間に垂直の二点間相互接続を構成している。
【0021】本発明によって、垂直に隣接するPEのN
ポート、Sポートの間に必要とされる幾つかの非垂直方
向の相互接続は、RSエレメント50の内部で導通形成
通路を作ることによって成される。これらの導通形成通
路は、スタックに構成されているプロセッサー配線板1
7、18、19、20の真っ直ぐな垂直通路を介しては
接続することができない接点領域130内に有る接点パ
ッドの間を接続することによって、PEの内の選択され
た接点パッドを接続するものである。これらの導通形成
通路は、次に図6を参照して述べられるように、RSエ
レメント50の中で通路形成領域140内の上方の接点
パッドと下方の接点パッドとの間に形成される。
【0022】RSエレメントの構造 図6は図5に示されているRSエレメント50の通路形
成領域の部分断面図である。RSエレメント50は絶縁
層80によって分離されている上段ラミネート81と下
段ラミネート82とに関して構成されている。これらの
ラミネート81、82の外面には接点パッドが設けられ
ており、プロセッサー配線板17のようなプロセッサー
配線板の接点領域120(図2参照)内に有る幾つかの
接点パッドと空間的に整列している。83aと83bの
組、83cと83dの組のような数組の接点パッドが垂
直に整列し、接点パッド83aと83dとがラミネート
81、82の外面に形成され、接点パッド83bと83
cとがそれらの内面に形成されている。この例では接点
パッド83bが接点パッド83cから絶縁されており、
同様に接点パッド85bが接点パッド85cから絶縁さ
れている。
【0023】例えば、上段ラミネート81の外面上の接
点パッド83aと下段ラミネート82の外面上の接点パ
ッド85dとの間に導通形成通路を構成するために、垂
直の接点領域が鍍金スルー・ホール(PTH)によって
作られ、水平の接点領域がエッチング形成された導電通
路(ECP)によって作られる。特に、PTHが接点パ
ッド83aと83bの間に構成され、ECPが接点パッ
ド83bと84bの間に構成され、別のPTHが接点パ
ッド85cと85dの間に構成されている。
【0024】同様に、上段ラミネート81の外面上の接
点パッド85aと上段ラミネート82の外面上の接点パ
ッド83dとの間に導通形成通路を構成するために、E
CPが接点パッド85bと87bの間に構成され、別の
ECPが接点パッド87bと86bの間に構成され、接
点パッド86bと86cの間にPTHによる電気接続が
構成され、更に別のECPが接点パッド86cと83c
の間に構成され、最後に別のPTHが接点パッド83c
と83dの間に構成されている。
【0025】上記RSエレメント50による利益の一つ
として、水平の通路切替えが一つの水平面内で行なわれ
るときに起きることがある二つ(またはそれ以上)の導
通形成通路の交わりが避けられる。しかし、本発明によ
れば、上記二つの通路が衝突すること無く互いに交差す
ることが分かる。従って、上記の方法で、プロセッサー
配線板17のようなプロセッサー配線板の接点領域13
0内の接点パッドのうちのいずれか一つを、垂直に隣接
するプロセッサー配線板のいずれかのエッジ上の接点領
域130内の多数の接点パッドのうちのいずれか一つと
接続することができる。更に、もし一つの面上で構成さ
れると電気的に交わる多くの交差通路をこの二面交差方
法を使用することによって作ることができる。
【0026】スタック構造 以下で述べるスタック構造は、ワイ・リーらの上記特許
出願に開示されているRSエレメントを使用した構造と
は相違するものである。しかし、上記特許出願は関連す
る範囲で以下の記述に参照される。
【0027】図4は、各々が複数(例えば四個)のPE
を実装している数個のプロセッサー配線板のスタック構
造を概略的に示す。65で表わされているこのスタック
は、説明の便宜のため三個のプロセッサー配線板17、
18、19を有するが、より多くの、例えば四個以上の
プロセッサー配線板を同様な方法でスタックに構成する
ことができる。典型的な四個のPEのうち、1、2で表
わされている二個のPEはプロセッサー配線板17、1
8、19の各々の上に実装して示されている。
【0028】電気的接続が可能な柔軟性エレメント46
はRSエレメント50とプロセッサー配線板17、1
8、19、60、70の各々との間に挟持されている。
柔軟性エレメント46は垂直方向のみに導通して垂直通
路を構成する。柔軟性エレメント46は、導電性ポリマ
ー相互接続体(Conductive Polymer
r Interconnect)を表わすCPIの名称
でエイ・ティ・アンド・テイ(AT&T)社から販売さ
れている材料である。一つのスタックが四個(二個が示
されている)の捩子止め装置45によって確実に組立て
られている。
【0029】このスタック65は最上段配線板60と最
下段配線板70とを有する。配線板60と70は、配線
板17〜20のような配線板の内部スタックを機械的に
保護する働きを持っている。更に、それらはこのスタッ
ク65をしっかり締め付ける圧縮力を与えるためのクラ
ンプ面を構成している。配線板60と70にはまた、ル
ープ・アラウンド接点領域を実現するために必要なトポ
ロジーを特定した通路形成が履行されている。更に、最
下段配線板70は配電と選択された信号の電気的終端を
構成することができる。最上段配線板60はまた入出力
配線板(図示せず)への機械的相互接続を構成してい
る。最上段配線板60は更に配線板スタックへのクロッ
ク信号及び制御信号の分配手段を構成し、且つ外部信号
に切替えるために外界へのポートを割当てている。
【0030】上記の如く、RSエレメント50は直接的
な垂直の電気的導通形成通路のみならず、選択的に切替
えられる垂直の電気的導通形成通路との双方を構成して
いる。RSエレメント50はまた配線板間に間隙を形成
する働きを持っている。
【0031】図4の拡大図に示されるように、ディジタ
ル信号プロセッサー・チップ27、スタティックRAM
28、通信及び回線コントローラ29は、51で表わさ
れている半田バンプによってシリコン基盤47に実装さ
れている。シリコン基盤47上の電気的通路(図示せ
ず)はワイヤー55によってワイヤー・ボンディング・
パッド30から、図2に関連して既に図示され且つ説明
されている接点領域130内の接点パッド30aへ接続
されている。
【0032】配線板60と70は上面と下面の双方に接
点パッド領域(図示せず)を有する。これら接点領域の
パッドは、RSエレメント50の接点パッドと整列して
いる。配線板60と70の反対面上の接点パッド対のう
ちの幾つかは鍍金スルー・ホールによって接続されてい
る。最上段配線板60の上面の接点パッドのうちの選択
された接点パッドから最下段配線板70の下面の接点パ
ッドのうちの選択された接点パッドへの垂直の電気的ル
ープ・バック通路は、選択された垂直ライン中にある全
ての接点パッド対の間に鍍金スルー・ホールを構成し、
続いて導電性材料層によって対向する接点パッドを電気
的に接続することによって作られている。次にこのルー
プ・バック通路は最上層の配線板上に実装されているP
Eの北ポートと、最下層の配線板上に実装されているP
Eの対応する南ポートとに結合されている。この基本構
成は例えば図8〜図10に表わされている。
【0033】 本発明によって実現される演算アーキテクチャ 上記の如く、各PEのポートは本技術分野ではしばしば
北ポート、東ポート、南ポート、西ポート、或いは単に
N、E、S、W、と呼ばれている。隣接するPEを空間
的に接続する際に、NをSへ接続し、EをWへ接続する
ことは常套手段である。
【0034】本発明の配線板スタック形態では、所定の
配線板より上段方向及び下段方向に有る配線板上のPE
への導通形成通路と同様に、各PEからその直ぐ隣りの
PEへの導通形成通路が必要である。幾つかの演算アー
キテクチャに関する以下の記述部分に説明されるよう
に、上記「上段方向」接続及び「下段方向」接続が本発
明によって特徴的に促進されている。
【0035】典型的なトポロジーに関する以下の記述部
分では、RSエレメント50が各プロセッサー配線板1
7〜20の間に存在している。従って、各N−S接続が
RSエレメントを介して形成されている。ループ・バッ
ク接続は、最上段配線板60及び最下段配線板70と同
様にRSエレメント50を介して形成されている。
【0036】「1−4」トポロジー 図7に概念的に図示されているアーキテクチャは1−4
リング・トポロジーである。この概念では、同様に数字
1〜16で表わされているPEは、直列に21で表わさ
れている包括リングに接続されている。同様に、四個の
独立したサブ・リングが四個のPE毎に連続的に直列接
続することにより形成されている。従って、サブ・リン
グ22はPE1、5、9、13から成っている。サブ・
リング23、24、25はそれぞれ、PE2、6、1
0、14の接続、PE3、7、11、15の接続、PE
4、8、12、16の接続によって形成されている。
【0037】この「1−4」トポロジー概念は、図8に
図示されている方法で本発明の配線板スタック形態に実
現することができる。プロセッサー配線板17、18、
19、20は図8中に単にそれらの符号で表わし、平明
化のために詳細には図示されていない。プロセッサー配
線板17はPE1、2、3、4を実装し、プロセッサー
配線板18はPE5、6、7、8を実装し、プロセッサ
ー配線板19はPE9、10、11、12を実装し、プ
ロセッサー配線板20はPE13、14、15、16を
実装している。
【0038】スタック構成のプロセッサー配線板アレイ
に関する本発明の目的のため、「N」は各PEにその上
段方向に隣接しているPEと導通するように設けられて
いるポートとして定義される。なお、「上段方向」は図
8の三次元構造の上向きの方向である。これらの「N」
−「S」接続は上記のRSエレメント50が持つ構造及
び機能によって構成されている。「E」−「W」接続は
プロセッサー配線板17〜20の水平面で通路形成を行
なうことによって構成されている。
【0039】特に、ノード1〜16は図7に図示されて
いる第一リング21中に、図8の次の順序のポート接続
を介して線形アレイに接続されている: 1E−2W;2E−3W;3E−4W;4E−5W(R
Sエレメント経由); 5E−6W;6E−7W;7E
−8W;8E−9W(RSエレメント経由); 9E−
10W;10E−11W;11E−12W;12E−1
3W(RSエレメント経由);13E−14W;14E
−15W;15E−16W;16E−1W(真直ぐな垂
直ループバック接続経由)。
【0040】更に第二乃至第五のリング22、23、2
4、25は、図8の更に次の順序のポート接続を介して
接続されている: 1S−5N;5S−9N;9S−13N;13S−1N
(ループバック);2S−6N;6S−10N;10S
−14N;14S−2N(ループバック);3S−7
N;7S−11N;11S−15N(RSエレメント経
由);15S−3N(ループバック);4S−8N;8
S−12N;12S−16N(RSエレメント経由);
16S−4N(ループバック)。
【0041】図11は、配線板と共に通路形成スペーサ
を形成することによって作られ、上記1−4リング形態
を達成している導通形成通路を解り易く示したものであ
る。上記リングは、図1に示されている39のようなス
イッチを介して上記ノードのうち選択された一つのノー
ドをホスト・コンピュータに40に接続することによっ
てこのホスト・コンピュータと40に接続されている。
【0042】「トーラス」トポロジー このトポロジーは、四個の別々の四ポート・リングと各
配線板の四個のPEの各E−Wポートを介して成されて
いる四個の更に別々の四ポート・リングへの接続を構成
している、垂直に整列している四個のPEの各々のそれ
らのN−Sポートを介した接続を意味している。ここで
図示されているトーラス・トポロジーは従って八個の別
々のPEリングから成っている。四個の意図された垂直
の接続のうちの二個が図示されている。
【0043】上記の垂直に整列している処理ノード1〜
16は図9の次の順序のポート接続を介して四個のリン
グに接続されている: 1S−5N;5S−9N;9S−13N(RSエレメン
ト経由);13S−1N(ループバック);2S−6
N;6S−10N;10S−14N(RSエレメント経
由);14S−2N(ループバック);3S−7N;7
S−11N;11S−15N(RSエレメント経由);
15S−3N(ループバック);4S−8N;8S−1
2N;12S−16N(RSエレメント経由);16S
−4N(ループバック)。
【0044】上記平面状ノードは更に次の四個のリング
に接続されている:1E−2W;2E−3W;3E−4
W;4E−1W;5E−6W;6E−7W;7E−8
W;8E−5W;9E−10W;10E−11W;11
E−12W;12E−9W;13E−14W;14E−
15W;15E−16W;16E−13W。
【0045】上記構成において、RSエレメント50を
使用して次の接続、即ち4E−1W;8E−5W;12
E−9W;16E−13Wが構成されている。図12は
このトーラス形態に対する、それらの配線板と共に通路
形成スペーサを形成することによって作られる導通形成
通路を解り易く図示したものである。このトーラス・ア
レイの八個のリングは、記述したように各リングのノー
ドのうち選択されたノードを39のようなスイッチを介
してホスト・コンピュータ40へ接続することができ
る。
【0046】矩形形態 図12は更に別の演算アーキテクチャを実現することが
できる方法を示している。このトポロジーでは、ループ
バックが除去されそれに代わって最上段配線板の対角部
のN−Nポート対及び最下段配線板の対角部のS−Sポ
ート対が接続されていることを除いて、トーラス・トポ
ロジーと見掛け上類似である。この結果得られたアーキ
テクチャは六個のリングを有し、その二個は八個のノー
ドを持ち、その四個は四個のノードを持っている。その
完全な接続は次の通りである: 1S−5N、5S−9N、9S−13N、13S−15
S、15S−11S、11S−7S、7S−3S、3N
−1N。2S−6N、6S−10N、10S−14N、
14S−16S、16N−12S、12N−8S、8N
−4S、4N−2N。1E−2W;2E−2W;3E−
4W;4E−1W;5E−6W;6E−7W;7E−8
W;8E−5W;9E−10W;10E−11W;11
E−12W;12E−9W;13E−14W;14E−
15W;15E−16W;16E−13W。
【0047】同様に、上記トーラス・アレイの六個のリ
ングは、記述したように各リングのノードのうち選択さ
れた一個のノードを39のようなスイッチを介してホス
ト・コンピュータ40へ接続することができる。図13
はこの形態に対する、それらの配線板と共に通路形成ス
ペーサを形成することによって作られた導通形成通路を
解り易く示すものである。
【0048】上記三個のアーキテクチャは多くの可能な
スタック構成のノード形態のうちの例であり、本発明に
よる一定の形態のPE及びRSエレメントの通路形成を
使用することによって達成することができる。
【0049】
【発明の効果】以上述べたごとく、本発明によれば、数
個のマルチ・チップ・プロセッサー配線板をスタックに
構成した高処理能力、高密度実装コンピュータを得るこ
とができる。
【0050】
【図面の簡単な説明】
【図1】処理タイル及びその関連コンピュータを示す概
略平面図である。
【図2】四タイル配線板の電気的接続を示す概略平面図
である。
【図3】配線板の層構造とその上に実装された処理タイ
ルを示す部分断面図である。
【図4】配線板のスタック構成を図解する概略側面図で
ある。
【図5】RSエレメントを示す概略平面図である。
【図6】RSエレメントの内部に形成されている通路を
示す展開斜視図である。
【図7】1−4形態に接続された処理タイルのリングを
示す概略図である。
【図8】配線板スタックを貫通する1−4形態の通路形
成を示す斜視図である。
【図9】配線板スタックを貫通するトーラス・アーキテ
クチャのトーラス通路形成を示す斜視図である。
【図10】配線板スタックを貫通する矩形形態の通路形
成を示す斜視図である。
【図11】僅かづつ相違するRSエレメントによって作
られた1−4リングの断面を示す概略図である。
【図12】僅かづつ相違するRSエレメントによって作
られたトーラスの断面を示す概略図である。
【図13】僅かづつ相違するRSエレメントによって作
られた矩形アーキテクチャの断面を示す概略図である。
【符号の説明】
1〜16 処理ノード(PE) 17〜20 プロセッサー配線板 21 包括リング(第一リング) 22〜25 サブ・リング(第二〜第五リング) 27 ディジタル信号プロセッサー・チップ 28 スタティック64K×32RAM 29 通信及び回線コントローラ 30 接点パッド/ワイヤー・ボンディング・パッド 31〜34 コネクター 35〜38 バス 39 スイッチ 40 ホスト・コンピュータ 41〜42 信号通路 45 捩子止め装置 46 柔軟性エレメント 47 シリコン基盤 48 絶縁層 49 銅箔 50 RSエレメント 51 半田バンプ 52 ワイヤー組織層 53 保護層 55 ワイヤー 56 メタライズ層(接地バス) 57 電源バス 58 メタル・コア 60 最上段配線板 65 スタック 70 最下段配線板 80 絶縁層 81 上段ラミネート 82 下段ラミネート 83a〜83d 接点パッド 84a〜84d 接点パッド 85a〜85d 接点パッド 86a〜86d 接点パッド 87a〜86b 接点パッド 120 接点領域 121 接点パッド 130 接点領域 140 通路形成領域 150 接点領域 151 パッド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチヤード ロバート シブリー アメリカ合衆国 07961 ニユージヤージ ー コンベント ステイシヨン オールド グレン ロード 5 (72)発明者 レスレイ ヤンーユン ウー アメリカ合衆国 07834 ニユージヤージ ー デンビレ モスウツド トレイル 40

Claims (14)

    【特許請求の範囲】
  1. 【請求項1】複数個のプロセッサー・エレメントを有
    し、両面にこれらプロセッサー・エレメントと導通して
    いる第一接点パッドを設けられた外部接点領域を有する
    複数個のプロセッサー・エレメント配線板(PEB)
    と、 これらPEBのうち隣り合うPEBの間に配置された通
    路形成配線板と、を有する配線板スタック構成マルチ・
    プロセッサー・コンピュータの導通路を構成する装置に
    おいて、前記通路形成配線板が、 前記PEBの外部接点領域と実質的に一致する外部接点
    領域と、 両面に、前記第一接点パッドのうちの対応する接点パッ
    ドと導通するように設けられた第二接点パッドと、 これら第二接点パッドの中から選択された対向し合う一
    対の第二接点パッドの間に設けられ、選択された信号を
    前記隣り合うPEBの間に縦方向に接続する第一の組の
    内部接続通路と、 前記第二接点パッドの中から選択された対向し合わない
    一対の第二接点パッドの間に設けられ、選択された信号
    を前記隣り合うPEBの間に横方向に接続する第二の組
    の内部接続通路と、を有することを特徴とする配線板ス
    タック構成マルチ・プロセッサー・コンピュータの導通
    路を構成する装置。
  2. 【請求項2】前記プロセッサー・エレメントが四辺を持
    つエレメントであり、各辺にこのプロセッサー・エレメ
    ントに信号接続するアクセス・ポートが設けられている
    ことを特徴とする、請求項1記載の装置。
  3. 【請求項3】前記各プロセッサー・エレメントのアクセ
    ス・ポートは北ポート、東ポート、南ポート、西ポート
    であることを特徴とする、請求項2記載の装置。
  4. 【請求項4】更にホスト・コンピュータを有し、 前記各プロセッサー・エレメントが、 デジタル信号プロセッサー・チップと、 通信及び回線コントローラと、 このコントローラ内で前記北ポート、東ポート、南ポー
    ト、西ポート及び前記ホスト・コンピュータへの信号或
    いはそれらからの信号の通路形成を行なう手段と、を有
    することを特徴とする、請求項3記載の装置。
  5. 【請求項5】前記通路形成配線板が、 上段ラミネート及び下段ラミネートと、 これらラミネートを離隔する絶縁層と、 を有し、 前記第二接点パッドが前記ラミネートの外面上に形成さ
    れていることを特徴とする、請求項4記載の装置。
  6. 【請求項6】前記第一の組の内部接続通路が、 前記上段ラミネート、前記下段ラミネート及び前記絶縁
    層を貫通する鍍金スルー・ホールを有し、 前記第二の組の内部接続通路が、 前記絶縁層と前記ラミネートとの間の境界面に沿う水平
    導電性通路を有する、ことを特徴とする、請求項5記載
    の装置。
  7. 【請求項7】前記境界面と共に前記第二の組の内部接続
    通路の一つ以上の交差接続を形成する手段を有すること
    を特徴とする、請求項5記載の装置。
  8. 【請求項8】複数個のプロセッサー・エレメント配線板
    (PEB)と、 各PEB上に実装され、それぞれが四辺を有し、各辺に
    信号接続用の北アクセス・ポート、東アクセス・ポー
    ト、南アクセス・ポート、西アクセス・ポートを持つ複
    数個のプロセッサー・エレメントと、 前記PEBの両面に形成され、前記各アクセス・ポート
    と隣接し各々が複数個の第一接点パッドを有する外部接
    点領域と、 前記各PEBのうち隣り合うPEBの間に配置された通
    路形成配線板と、を有し、更に、 前記PEBの外部接点領域と実質的に一致する外部接点
    領域と、前記通路形成配線板の両面に設けられ前記第一
    接点パッドのうちの対応する接点パッドと導通するよう
    に設けられた第二接点パッドとを有し、 前記第二接点パッドの中から選択された対向し合う一対
    の第二接点パッドの間に設けられ、選択された信号を前
    記PEBの間に縦方向に接続する第一の組の内部接続通
    路と、 前記第二接点パッドの中から選択された対向し合わない
    一対の第二接点パッドの間に設けられ、選択された信号
    を前記PEBの間に横方向に接続する第二の組の内部接
    続通路と、 を有することを特徴とする配線板スタック構成マルチ・
    プロセッサー・コンピュータ。
  9. 【請求項9】更に、前記第一の組及び第二の組の内部接
    続通路と共に前記プロセッサー・エレメントを1−4リ
    ング・トポロジーに形成する手段を有することを特徴と
    する、請求項8記載のマルチ・プロセッサー・コンピュ
    ータ。
  10. 【請求項10】更に、前記第一の組及び第二の組の内部
    接続通路と共に前記プロセッサー・エレメントをトーラ
    ス・トポロジーに形成する手段を有することを特徴とす
    る、請求項8記載のマルチ・プロセッサー・コンピュー
    タ。
  11. 【請求項11】更に、前記第一の組及び第二の組の内部
    接続通路と共に前記プロセッサー・エレメントを矩形ト
    ポロジーに形成する手段を有することを特徴とする、請
    求項8記載のマルチ・プロセッサー・コンピュータ。
  12. 【請求項12】前記各通路形成配線板が、 上段ラミネート及び下段ラミネートと、 これらラミネートを隔離する絶縁層と、を有し、 前記第二接点パッドが前記ラミネートの外面上に形成さ
    れていることを特徴とする、請求項9、10または11
    記載の装置。
  13. 【請求項13】前記第一の組の内部接続通路が、 前記上段ラミネート、前記下段ラミネート及び前記絶縁
    層を貫通する鍍金スルー・ホールを有し、 前記第二の組の内部接続通路が、 前記絶縁層と前記ラミネートとの間の境界面に沿う水平
    導電性通路を有する、ことを特徴とする、請求項12記
    載の装置。
  14. 【請求項14】前記境界面と共に前記第二の組の内部接
    続通路の一つ以上の交差接続を形成する手段を有するこ
    とを特徴とする、請求項13記載の装置。
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