JPH05275327A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH05275327A
JPH05275327A JP7373392A JP7373392A JPH05275327A JP H05275327 A JPH05275327 A JP H05275327A JP 7373392 A JP7373392 A JP 7373392A JP 7373392 A JP7373392 A JP 7373392A JP H05275327 A JPH05275327 A JP H05275327A
Authority
JP
Japan
Prior art keywords
film
resist film
etching
metal
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP7373392A
Other languages
English (en)
Inventor
Nobuyuki Kajiwara
信之 梶原
Hajime Sudo
元 須藤
Kenji Arinaga
健児 有永
Koji Fujiwara
康治 藤原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP7373392A priority Critical patent/JPH05275327A/ja
Publication of JPH05275327A publication Critical patent/JPH05275327A/ja
Withdrawn legal-status Critical Current

Links

Landscapes

  • Element Separation (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

(57)【要約】 (修正有) 【目的】 半導体装置の製造方法、特に素子分離用の溝
の形成方法に関し、高アスペクト比の溝を1回のエッチ
ング用マスクの形成で、1回のエッチングで容易に形成
できる方法の提供を目的とする。 【構成】 半導体基板1上に所定のパターンのエッチン
グ用マスクを形成し、該エッチング用マスクを用いて溝
をドライエッチング形成する工程を有する半導体装置の
製造に於いて、前記エッチング用マスクをレジスト膜2-
1 、金属膜3および金属酸化膜4の3層構造膜としたこ
とで構成する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特に半導体装置を形成する半導体基板をエッチッ
グ加工する製造方法に関する。
【0002】半導体装置は、益々高密度に集積化するこ
とが要望され、それに伴って半導体装置を構成する半導
体素子のパターンを微細化することが要求されている。
また例えば、水銀・カドミウム・テルル(HgCdTe)のよ
うな化合物半導体基板上に赤外線検知素子のような光検
知素子を形成する場合、この光検知素子を素子分離する
ために、該化合物半導体基板にアスペクト比(溝の深さ
の寸法/溝の幅の寸法)の大きい深い溝を形成して素子
分離することが行われており、この溝の形成には、半導
体を微細に加工するリアクティブイオンエッチッグ技術
で行っている。
【0003】このような高アスペクト比の溝を形成する
には、エッチングされる半導体基板のエッチング速度よ
り、エッチング速度の遅いエッチング用マスク、つまり
選択比の大きいエッチング用マスクが必要となるが、こ
のような適当なエッチング用マスクが得られ難いのが現
状である。
【0004】
【従来の技術】従来、赤外線検知素子を形成するHgCdTe
の化合物半導体基板に所定の素子分離用の溝を形成する
ためのリアクティブイオンエッチッグに於けるエッチン
グ用マスクとして、該基板上に所定のパターンのレジス
ト膜を塗布形成して、これを用いて該基板をリアクティ
ブイオンエッチッグしていた。
【0005】然し、レジスト膜をエッチング用マスクと
して用いると、レジスト膜とHgCdTe基板のエッチングさ
れる割合は、レジスト膜が1に対してHgCdTe基板が2の
程度であり、つまりエッチングの選択比が1:2でしか
無く、高アスペクト比の溝をエッチングで形成する間に
レジスト膜自体がエッチングされて損傷する問題があ
る。
【0006】
【発明が解決しようとする課題】従って、このレジスト
膜自体がエッチングされないようにレジスト膜自体の厚
さを厚くすることが考えられるが、このレジスト膜を厚
くすると紫外線露光によって該レジスト膜を現像する際
に、高解像度に現像されず、微細パターンの溝を形成す
るために、そのレジスト膜を高解像度な状態で現像する
には、レジスト膜の厚さに限度が生じる。
【0007】そのため、高アスペクト比の溝を形成する
には、一度のレジスト膜の形成工程と、一度のエッチン
グ工程で形成出来なくて、何回もレジストパターンを形
成し直して、その度にエッチッグして、深い溝を形成す
る手法を採っており、このためレジスト膜のマスク合わ
せや、露光や現像工程、エッチング工程に多大の時間を
要するといった欠点を生じていた。
【0008】本発明は、HgCdTeの基板に対してエッチン
グの選択比の大きいエッチング用マスクが得られるよう
にし、このエッチング用マスクを用いて高アスペクト比
の溝が1回のエッチングで、1回のエッチング用マスク
の形成のみで、容易に形成されるようにした半導体装置
の製造方法を提供することを目的とする。
【0009】
【課題を解決するための手段】本発明の半導体装置の製
造方法は請求項1に示すように、 半導体基板上に所定
のパターンのエッチング用マスクを形成し、該エッチン
グ用マスクを用いてエッチングする工程を有する半導体
装置の製造に於いて、前記エッチング用マスクをレジス
ト膜、金属膜および金属酸化膜の3層構造膜としたこと
を特徴とするものである。
【0010】また請求項2に示すように、前記半導体基
板上にレジスト膜を塗布して該レジスト膜を乾燥し、該
レジスト膜上に金属膜を被着し、該金属膜上に所定のパ
ターンのレジスト膜を形成する工程、該レジスト膜をマ
スクとして下部の金属膜をエッチングして開口する工
程、該開口された金属膜をマスクとして、該開口部下の
レジスト膜を酸素ガスプラズマを用いたリアクティブイ
オンエッチングにより現像するとともに、上層のレジス
ト膜を除去する工程、該上層のレジスト膜を除去するこ
とで露出した金属膜の表面を酸化して金属酸化膜を形成
する工程、該金属膜、前記金属膜およびレジスト膜の3
層構造膜をエッチング用マスクとして下部の半導体基板
をエッチングする工程、前記レジスト膜を除去すること
でレジスト膜と共に、その上の金属膜、並びに金属酸化
膜を除去する工程を含むことを特徴とするものである。
【0011】また請求項3に示すように、前記金属膜が
アルミニウム膜、クロム膜、或いはチタン膜の何れかで
あることを特徴とするものである。
【0012】
【作用】本発明では、レジスト膜と金属膜と金属酸化膜
の3層構造のエッチング用マスクを用いてエッチングす
る。
【0013】この金属膜はHgCdTe基板に対してエッチン
グの選択比が数倍大きく、また金属酸化膜はHgCdTe基板
に対してエッチングの選択比が数10倍であり、このレジ
スト膜と金属膜と金属酸化膜の3層構造のエッチング用
マスクを用いることで、HgCdTe基板に対してエッチング
の選択比が向上し、高アスペクト比の微細な溝がHgCdTe
基板に形成できる。
【0014】また金属酸化膜は金属膜を所定のパターン
にエッチングした後、該パターン形成された金属膜を酸
素ガスプラズマ中で酸化することで、所定パターンの金
属膜上に容易に重ね合わせた状態で形成でき、その下に
形成される金属膜に対して、セルフアラインで金属膜と
金属酸化膜の重ね合わせマスクが形成できる。
【0015】また最下層のレジスト膜は、エッチング後
にこれらの金属膜と金属酸化膜の重ね合わせたマスクを
除去する際に、上記最下層のレジスト膜を除去すること
で、いわゆるリフトオフ法で容易に上記した金属膜と金
属酸化膜の重ね合わせマスクが除去できる。
【0016】
【実施例】以下、図面を用いて本発明の実施例につき詳
細に説明する。図1(a)に示すように、HgCdTe基板1上に
ポジ型のレジスト膜2-1 を約1μm の厚さでスピンコー
トし、100 ℃の温度で乾燥して固化する。
【0017】次いで図1(b)に示すように、アルミニウム
よりなる金属膜3を約0.5 μm の厚さに蒸着、或いはス
パッタ法等の手段で被着する。次いで図1(c)に示すよう
に、該金属膜3上に約1μm の厚さでレジスト膜2-2を
塗布し、露光および現像工程によって、μm オーダの幅
の所定のパターンを形成し、該パターン形成したレジス
ト膜2-2 をマスクとして金属膜3を所定のパターンにエ
ッチングする。
【0018】次いで図1(d)に示すように、下層のレジス
ト膜2-1 を酸素プラズマのリアクティブイオンエッチン
グ法によってドライ現像して除去する。この下層のレジ
スト膜2-1 を除去する工程で、最上層のレジスト膜2-2
も同時に除去される。
【0019】この工程で図2(a)に示すように、金属膜3
の表面が露出するので、さらに矢印Aに示すように、酸
素プラズマを照射することによって金属膜3の表面を酸
化する。金属膜3がアルミニウム膜で有るので、酸化に
よって約0.05μmの厚さのアルミナ膜より成る金属酸化
膜4を形成する。
【0020】次いで図2(b)に示すように、HgCdTe基板1
がエッチング可能なCF4 ガスのガスプラズマを、矢印B
のように照射し、リアクテイブイオンエッチング法でHg
CdTe基板1をエッチングして溝5を形成する。
【0021】このようにすると、HgCdTe基板1とアルミ
ナより成る金属酸化膜4のエッチングの選択比は 1:50
で、HgCdTe基板1とアルミニウムより成る金属膜3のエ
ッチングの選択比は1:5であるので、本実施例の場
合、一度のエッチングで、且つ一度のエッチング用マス
クの形成で、HgCdTe基板1に約5μmの深さの高アスペ
クト比の溝5が形成できる。
【0022】次いでHgCdTe基板1上に残存しているアル
ミニウムよりなる金属膜3を、下層のレジスト膜2-1 を
有機溶媒のレジスト膜除去剤で除去する際に、いわゆる
リフトオフ法によって取り去ることで容易に除去でき、
図2(c)に示すような溝5がHgCdTe基板1に形成できる。
【0023】なお、本実施例の他に金属膜としてクロ
ム、或いはチタン膜を用いて、金属酸化膜として酸化ク
ロム膜、或いは酸化チタン膜を用いても同様の効果があ
る。
【0024】
【発明の効果】以上説明したように本発明によれば、半
導体結晶に対してエッチング選択比の大きい金属膜と金
属酸化膜の多層マスクをセルフアライン的に形成でき、
半導体結晶にアスペクト比の大きい深い溝が、一度のエ
ッチング、且つ一度のエッチング用マスクの形成によっ
て容易に形成することが可能となり、半導体装置の製造
プロセスの工程に要する時間の短縮が可能で、半導体装
置の製造コストが低下し、高信頼度の半導体装置が得ら
れる効果がある。
【図面の簡単な説明】
【図1】 本発明の方法の実施例を示す断面図である。
【図2】 本発明の方法の実施例を示す断面図である。
【符号の説明】
1 HgCdTe基板 2-1,2-2 レジスト膜 3 金属膜 4 金属酸化膜 5 溝
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤原 康治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板(1) 上に所定のパターンのエ
    ッチング用マスクを形成し、該エッチング用マスクを用
    いてドライエッチングする工程を有する半導体装置の製
    造に於いて、 前記エッチング用マスクをレジスト膜(2-1) 、金属膜
    (3) および金属酸化膜(4) の3層構造膜としたことを特
    徴とする半導体装置の製造方法。
  2. 【請求項2】 半導体基板(1) 上にレジスト膜(2-1) を
    塗布して該レジスト膜(2-1) を乾燥し、該レジスト膜上
    に金属膜(3) を被着し、該金属膜(3) 上に所定のパター
    ンの上層のレジスト膜(2-2) を形成する工程、 該上層のレジスト膜(2-2) をマスクとして下部の金属膜
    (3) をエッチングして開口する工程、 該開口された金属膜(3) をマスクとして、該開口部下の
    レジスト膜(2-1) を酸素ガスプラズマを用いたリアクテ
    ィブイオンエッチングにより現像するとともに、上層の
    レジスト膜(2-2) を除去する工程、 該上層のレジスト膜(2-2) を除去することで露出した金
    属膜(3) の表面を酸化して金属膜(3) 表面に金属酸化膜
    (4) を形成する工程、 該下層のレジスト膜(2-1) 、金属膜(3) および金属酸化
    膜(4) の3層構造膜をマスクとして下部の半導体基板
    (1) をエッチングする工程、 前記下層のレジスト膜(2-1) を除去することで該レジス
    ト膜(2-1) と共に、その上の金属膜(3) 、並びに金属酸
    化膜(4) を除去する工程を含むことを特徴とする半導体
    装置の製造方法。
  3. 【請求項3】 請求項1、或いは2に記載の金属膜(3)
    がアルミニウム膜、クロム膜、或いはチタン膜であるこ
    とを特徴とする半導体装置の製造方法。
JP7373392A 1992-03-30 1992-03-30 半導体装置の製造方法 Withdrawn JPH05275327A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7373392A JPH05275327A (ja) 1992-03-30 1992-03-30 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7373392A JPH05275327A (ja) 1992-03-30 1992-03-30 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH05275327A true JPH05275327A (ja) 1993-10-22

Family

ID=13526733

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7373392A Withdrawn JPH05275327A (ja) 1992-03-30 1992-03-30 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPH05275327A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005313278A (ja) * 2004-04-28 2005-11-10 Nikon Corp 形状転写方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005313278A (ja) * 2004-04-28 2005-11-10 Nikon Corp 形状転写方法

Similar Documents

Publication Publication Date Title
US4202914A (en) Method of depositing thin films of small dimensions utilizing silicon nitride lift-off mask
JP3507771B2 (ja) パターン形成方法及び薄膜トランジスタの製造方法
JPH05275327A (ja) 半導体装置の製造方法
JPS6239817B2 (ja)
JPH04348030A (ja) 傾斜エッチング法
JPH0630352B2 (ja) パタ−ン化層形成法
JPS63307739A (ja) 半導体装置の製造方法
JPS60247927A (ja) パタ−ン形成方法
JPS59232423A (ja) パタ−ン形成方法
JPH0821574B2 (ja) パタ−ン形成方法
JP3141855B2 (ja) 半導体装置の製造方法
JPS58100434A (ja) リフトオフ用スペ−サ−の形成方法
JPS62279633A (ja) パタ−ン形成方法
JPS61245585A (ja) ジヨセフソン接合素子の製造方法
JPH0437123A (ja) パターン形成方法
JPS59163828A (ja) 微細パタ−ンの形成方法
JPS6179226A (ja) パタ−ン形成方法
JPS62286230A (ja) 薄膜の選択食刻方法
JPH04290419A (ja) 半導体装置の製造方法
JPH0680648B2 (ja) リフトオフ法
JPH08139073A (ja) 半導体装置の製造方法
JPS60182093A (ja) 磁気バブルメモリ素子の製造方法
JPH0246463A (ja) 半導体装置の製造方法
JPH02134819A (ja) 半導体装置の製造方法
JPS59172727A (ja) 微細幅の厚膜パタ−ンの形成方法

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19990608