JPH05267691A - 静電誘導形半導体装置 - Google Patents
静電誘導形半導体装置Info
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- JPH05267691A JPH05267691A JP9327592A JP9327592A JPH05267691A JP H05267691 A JPH05267691 A JP H05267691A JP 9327592 A JP9327592 A JP 9327592A JP 9327592 A JP9327592 A JP 9327592A JP H05267691 A JPH05267691 A JP H05267691A
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- type semiconductor
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Abstract
(57)【要約】 （修正有）
【目的】 ノ−マリ−オフ動作の静電誘導形半導体装置
における順バイアス時の少数キャリアの蓄積効果を抑制
し、ソ−ス−ドレイン間のオフ時間の短縮を図る。 【構成】 ゲ−ト領域が一導電型半導体の第１領域と逆
導電型半導体の第２領域から成り、かつ、第１、第２領
域にまたがってゲ−ト電極を接触せしめることを主たる
特徴とする。
における順バイアス時の少数キャリアの蓄積効果を抑制
し、ソ−ス−ドレイン間のオフ時間の短縮を図る。 【構成】 ゲ−ト領域が一導電型半導体の第１領域と逆
導電型半導体の第２領域から成り、かつ、第１、第２領
域にまたがってゲ−ト電極を接触せしめることを主たる
特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、静電誘導形半導体装
置、特に、ノ−マリ−オフ動作の接合型静電誘導形半導
体装置の構造に関するものである。
置、特に、ノ−マリ−オフ動作の接合型静電誘導形半導
体装置の構造に関するものである。
【０００２】
【従来の技術】従来から、静電誘導形半導体装置は、静
電誘導トランジスタ、静電誘導サイリスタ等として知ら
れている。又、静電誘導形半導体装置は、チャネル幅を
狭くして、チャネルの不純物濃度を低く設定すれば、零
ゲ−トバイアス状態（２）でチャネルがピンチオフし、
遮断状態となり、所謂、ノ−マリ−オフ動作の構造が形
成できる。
電誘導トランジスタ、静電誘導サイリスタ等として知ら
れている。又、静電誘導形半導体装置は、チャネル幅を
狭くして、チャネルの不純物濃度を低く設定すれば、零
ゲ−トバイアス状態（２）でチャネルがピンチオフし、
遮断状態となり、所謂、ノ−マリ−オフ動作の構造が形
成できる。
【０００３】図１の断面構造図に、従来構造のノ−マリ
−オフ動作による接合型静電誘導形トランジスタの構造
例を示す。図において、１は一導電型半導体の基体、例
えば、Ｎ+型シリコン基板、２は一導電型半導体のチャ
ネル領域、例えば、Ｎ-型のエピタキシアルシリコン基板
に形成される、３はチャネル領域２の表面に形成した２
より高濃度の一導電型半導体のソ−ス領域、例えば、Ｎ
+型シリコン層、４は逆導電型半導体のゲ−ト領域、例
えば、Ｐ+型シリコン層、５は絶縁膜、例えばシリコン
酸化膜、６はゲ−ト電極、７はソ−ス電極、８はドレイン
電極である。
−オフ動作による接合型静電誘導形トランジスタの構造
例を示す。図において、１は一導電型半導体の基体、例
えば、Ｎ+型シリコン基板、２は一導電型半導体のチャ
ネル領域、例えば、Ｎ-型のエピタキシアルシリコン基板
に形成される、３はチャネル領域２の表面に形成した２
より高濃度の一導電型半導体のソ−ス領域、例えば、Ｎ
+型シリコン層、４は逆導電型半導体のゲ−ト領域、例
えば、Ｐ+型シリコン層、５は絶縁膜、例えばシリコン
酸化膜、６はゲ−ト電極、７はソ−ス電極、８はドレイン
電極である。
【０００４】ゲ−ト領域４ではさまれるチャネル領域２
に形成されるチャネルは、零ゲ−トバイアス状態におい
て、ゲ−ト領域４から延びる空乏層により閉塞されソ−
ス電極７とドレイン電極８間はオフ状態となる。この状
態から、ゲ−ト電極６に順バイアスを加えると、ゲ−ト
空乏層が縮小し、ソ−ス−ドレイン間がオン状態とな
る。この順バイアスを深くしていくと、ゲ−ト領域４か
らチャネル領域２に少数キャリアが注入される。この少
数キャリアの蓄積効果のため、ゲ−ト−ソ−ス間を逆バ
イアスしてオフ状態とする場合、逆回復時間、即ち、オフ
時間が長くなる欠点がある。又、高速動作をさせる常用
手段として、ライフタイムキラ−を注入することもとら
れるが、特性上、プロセス上に種々の問題を生じる。
に形成されるチャネルは、零ゲ−トバイアス状態におい
て、ゲ−ト領域４から延びる空乏層により閉塞されソ−
ス電極７とドレイン電極８間はオフ状態となる。この状
態から、ゲ−ト電極６に順バイアスを加えると、ゲ−ト
空乏層が縮小し、ソ−ス−ドレイン間がオン状態とな
る。この順バイアスを深くしていくと、ゲ−ト領域４か
らチャネル領域２に少数キャリアが注入される。この少
数キャリアの蓄積効果のため、ゲ−ト−ソ−ス間を逆バ
イアスしてオフ状態とする場合、逆回復時間、即ち、オフ
時間が長くなる欠点がある。又、高速動作をさせる常用
手段として、ライフタイムキラ−を注入することもとら
れるが、特性上、プロセス上に種々の問題を生じる。
【０００５】
【発明が解決しようとする課題】解決しようとする問題
点は、ノ−マリ−オフ動作の静電誘導形半導体装置にお
ける順バイアス時の少数キャリアの蓄積効果によって、
逆バイアス時のソ−ス−ドレイン間のオフ時間が増加す
る点である。
点は、ノ−マリ−オフ動作の静電誘導形半導体装置にお
ける順バイアス時の少数キャリアの蓄積効果によって、
逆バイアス時のソ−ス−ドレイン間のオフ時間が増加す
る点である。
【０００６】（３）
【課題を解決するための手段】ゲ−ト領域が一導電型半
導体の第１領域と逆導電型半導体の第２領域から成り、
かつ、第１、第２領域にまたがってゲ−ト電極を接触せ
しめることを主たる特徴とし、又、第１領域とゲ−ト電
極間をショットキ接触、あるいはオ−ミック接触とする
ものである。これにより、スイッチング特性の優れた静
電誘導形半導体装置を実現する。
導体の第１領域と逆導電型半導体の第２領域から成り、
かつ、第１、第２領域にまたがってゲ−ト電極を接触せ
しめることを主たる特徴とし、又、第１領域とゲ−ト電
極間をショットキ接触、あるいはオ−ミック接触とする
ものである。これにより、スイッチング特性の優れた静
電誘導形半導体装置を実現する。
【０００７】
【実施例】図２は、本発明の実施例を示す断面構造図で
あって、図１と同一符号は同一部分をあらわす。９は一
導電型半導体（例えばＮ-型）のゲ−ト領域の第１領域
であり、ゲ−ト領域の第２領域である逆導電型半導体
（例えば、Ｐ+型)４′と共にゲ−ト電極６に接してい
る。又、第１領域９はゲ−ト電極６の金属とショットキ
接触を形成する。更に、第１領域９とのショットキ接触
面の幅ＷSは、ゲ−ト−ソ−ス間の逆バイアス時のブレ
−クダウン最大空乏層の広がり幅をＸdmとしたとき、 ０＜ＷS≦２Ｘdm の関係にあるごとく形成した。これにより、ショットキ
接触面の逆耐圧は、プレ−ナ耐圧で決まる値となるよう
バリアハイトφBの選択と共に決定できる。
あって、図１と同一符号は同一部分をあらわす。９は一
導電型半導体（例えばＮ-型）のゲ−ト領域の第１領域
であり、ゲ−ト領域の第２領域である逆導電型半導体
（例えば、Ｐ+型)４′と共にゲ−ト電極６に接してい
る。又、第１領域９はゲ−ト電極６の金属とショットキ
接触を形成する。更に、第１領域９とのショットキ接触
面の幅ＷSは、ゲ−ト−ソ−ス間の逆バイアス時のブレ
−クダウン最大空乏層の広がり幅をＸdmとしたとき、 ０＜ＷS≦２Ｘdm の関係にあるごとく形成した。これにより、ショットキ
接触面の逆耐圧は、プレ−ナ耐圧で決まる値となるよう
バリアハイトφBの選択と共に決定できる。
【０００８】図１の従来構造では、前記せるごとく、順
バイアスがゲ−トソ−ス間に深くかかると、ゲ−ト領域
４からチャネル領域２側へ少数キャリアであるホ−ルの
注入が多くなるが、図２の本発明構造では、ゲ−ト電極
６とゲ−ト領域の第１領域９はショットキバリアダイオ
−ドを形成しており、順バイアス時の注入は極めて少な
い。つまり、ゲ−ト領域を従来構造ではＰＮ接合ダイオ
−ドにより形成したが、本発明構造では、ショットキバ
リアダイオ−ドにより形成しているのでゲ−ト電流は電
子電流と正孔電流で構成され、ホ−ルの注入はその接合
面積の減少分だけ小さく抑えられる。従って、ホ−ルの
蓄積を（４）少なくすることができ、逆回復時間の短縮
を実現できる。同時に、本構造により、蓄積キャリアも
高速に排出できる。このことから、高速動作をなし得る
ことは明らかである。又、ショットキ接触面ＷSを０＜
ＷS≦２Ｘdmにすることにより、ゲ−ト領域の逆耐圧を
確保することができた。
バイアスがゲ−トソ−ス間に深くかかると、ゲ−ト領域
４からチャネル領域２側へ少数キャリアであるホ−ルの
注入が多くなるが、図２の本発明構造では、ゲ−ト電極
６とゲ−ト領域の第１領域９はショットキバリアダイオ
−ドを形成しており、順バイアス時の注入は極めて少な
い。つまり、ゲ−ト領域を従来構造ではＰＮ接合ダイオ
−ドにより形成したが、本発明構造では、ショットキバ
リアダイオ−ドにより形成しているのでゲ−ト電流は電
子電流と正孔電流で構成され、ホ−ルの注入はその接合
面積の減少分だけ小さく抑えられる。従って、ホ−ルの
蓄積を（４）少なくすることができ、逆回復時間の短縮
を実現できる。同時に、本構造により、蓄積キャリアも
高速に排出できる。このことから、高速動作をなし得る
ことは明らかである。又、ショットキ接触面ＷSを０＜
ＷS≦２Ｘdmにすることにより、ゲ−ト領域の逆耐圧を
確保することができた。
【０００９】図１の従来構造と図２の本発明構造の実施
例を対比すると、ＶDSS＝３００V耐圧の静電誘導形トラ
ンジスタにおいて、スイッチングタイム測定条件をＩD
＝５Ａ、ＩGS＝±０.１Ａとしたとき、従来構造ではＶD
S(ON)＝０.２Ｖ、ｔS＝３.０μSに対し、本発明構造で
はＶDS(ON)＝０.５Ｖ、ｔS＝０.２μSを得た。
例を対比すると、ＶDSS＝３００V耐圧の静電誘導形トラ
ンジスタにおいて、スイッチングタイム測定条件をＩD
＝５Ａ、ＩGS＝±０.１Ａとしたとき、従来構造ではＶD
S(ON)＝０.２Ｖ、ｔS＝３.０μSに対し、本発明構造で
はＶDS(ON)＝０.５Ｖ、ｔS＝０.２μSを得た。
【００１０】図３は本発明の他の実施例の断面構造図
で、図１、図２と同一符号は同一部分を示す。１０はゲ
−ト電極６と接する一導電型半導体の高濃度層、例えば、
Ｎ+層であり、ゲ−ト領域の第１領域９の一部を形成す
る。又、１０はゲ−ト電極６とオ−ミック接触をさせ
る。図２と同様に、ゲ−ト電極６の順バイアスを増加さ
せることにより、ゲ−ト空乏層を縮少してソ−ス−ドレ
イン間をオン状態とする場合、オ−ミック接触から一導
電型半導体のチャネル領域２に順バイアスをかけること
になり、ゲ−ト電流に占める少数キャリアの比率を減少
させることができ、少数キャリアの蓄積量を減少させる
ことができるので、逆回復時間を短縮し、高速化し得
る。
で、図１、図２と同一符号は同一部分を示す。１０はゲ
−ト電極６と接する一導電型半導体の高濃度層、例えば、
Ｎ+層であり、ゲ−ト領域の第１領域９の一部を形成す
る。又、１０はゲ−ト電極６とオ−ミック接触をさせ
る。図２と同様に、ゲ−ト電極６の順バイアスを増加さ
せることにより、ゲ−ト空乏層を縮少してソ−ス−ドレ
イン間をオン状態とする場合、オ−ミック接触から一導
電型半導体のチャネル領域２に順バイアスをかけること
になり、ゲ−ト電流に占める少数キャリアの比率を減少
させることができ、少数キャリアの蓄積量を減少させる
ことができるので、逆回復時間を短縮し、高速化し得
る。
【００１１】しかして、ゲ−ト−ドレイン間の耐圧を確
保するため、高濃度層１０の低濃度側一導電型半導体と
の接触面の幅Ｗ0は、零バイアス時のビルトイン空乏層
のチャネル領域２側への広がり幅をＸdbiとしたとき、
０＜Ｗ0≦２Ｘdbiの関係となるごとく形成する必要があ
る。
保するため、高濃度層１０の低濃度側一導電型半導体と
の接触面の幅Ｗ0は、零バイアス時のビルトイン空乏層
のチャネル領域２側への広がり幅をＸdbiとしたとき、
０＜Ｗ0≦２Ｘdbiの関係となるごとく形成する必要があ
る。
【００１２】ゲ−ト電極とゲ−ト領域の第１、および第
２領域間のダイオ−ド構造については、本発明者等によ
り先に出願した特願平３−１３３７３７、特願平３−
（５）１３３７３８、特願平３−１１５３４１の発明構
造を実施して、逆漏れ電流等の電気的特性を改善でき
る。
２領域間のダイオ−ド構造については、本発明者等によ
り先に出願した特願平３−１３３７３７、特願平３−
（５）１３３７３８、特願平３−１１５３４１の発明構
造を実施して、逆漏れ電流等の電気的特性を改善でき
る。
【００１３】前記は、静電誘導形トランジスタの実施例
により説明したが、逆導電型半導体層を付加して静電誘
導形サイリスタに本発明を適用し得る。又、実施例は、表
面制御ゲ−ト型を図示したが、埋込制御ゲ−ト型を組合
わせることが可能である。その他、半導体の導電型の変
換、材料の変換、各部の変形、又は付加等の変更も本発
明の要旨の範囲で本願権利に含まれるものである。な
お、図面は単位セルで示したが、同一基体に複数個の単
位セルを形成して半導体装置を構成し得るものである。
により説明したが、逆導電型半導体層を付加して静電誘
導形サイリスタに本発明を適用し得る。又、実施例は、表
面制御ゲ−ト型を図示したが、埋込制御ゲ−ト型を組合
わせることが可能である。その他、半導体の導電型の変
換、材料の変換、各部の変形、又は付加等の変更も本発
明の要旨の範囲で本願権利に含まれるものである。な
お、図面は単位セルで示したが、同一基体に複数個の単
位セルを形成して半導体装置を構成し得るものである。
【００１４】
【発明の効果】以上説明したように、本発明構造は、少
数キャリアの注入を抑えると共に、僅かに蓄積した少数
キャリアも急速に排出することにより、オフ時間を小な
らしめ、しかも、例えば、ゲ−ト拡散を選択的に行うの
みで容易に得られ、特別に複雑なプロセスを必要としな
い、従って、本発明の静電誘電形半導体装置を電源機器
をはじめ、各種機器に利用することにより、高速、低損
失等の効果を上げ、産業上、極めて有効である。
数キャリアの注入を抑えると共に、僅かに蓄積した少数
キャリアも急速に排出することにより、オフ時間を小な
らしめ、しかも、例えば、ゲ−ト拡散を選択的に行うの
みで容易に得られ、特別に複雑なプロセスを必要としな
い、従って、本発明の静電誘電形半導体装置を電源機器
をはじめ、各種機器に利用することにより、高速、低損
失等の効果を上げ、産業上、極めて有効である。
【図１】従来構造の断面構造図である。
【図２】本発明の実施例を示す断面構造図である。
【図３】本発明の他の実施例を示す断面構造図である。
１ 一導電型半導体（例えば、Ｎ+）の基体 ２ 一導電型半導体（例えば、Ｎ-）のチャネル領
域 （６）３ 高濃度の一導電型半導体（例えば、Ｎ
+）のソ−ス領域 ４ 逆導電型半導体（例えば、Ｐ+）のゲ−ト領域 ４′ 逆導電型半導体（例えば、Ｐ+）のゲ−ト領域
の第２領域 ５ 絶縁膜 ６ ゲ−ト電極 ７ ソ−ス電極 ８ ドレイン電極 ９ 一導電型半導体（例えばＮ-）のゲ−ト領域の
第１領域 １０ 一導電型半導体の高濃度層 Ｓ ソ−ス Ｇ ゲ−ト Ｄ ドレイン ＷS ショットキ接触面の幅 Ｗ0 １０の低濃側接触面の幅
域 （６）３ 高濃度の一導電型半導体（例えば、Ｎ
+）のソ−ス領域 ４ 逆導電型半導体（例えば、Ｐ+）のゲ−ト領域 ４′ 逆導電型半導体（例えば、Ｐ+）のゲ−ト領域
の第２領域 ５ 絶縁膜 ６ ゲ−ト電極 ７ ソ−ス電極 ８ ドレイン電極 ９ 一導電型半導体（例えばＮ-）のゲ−ト領域の
第１領域 １０ 一導電型半導体の高濃度層 Ｓ ソ−ス Ｇ ゲ−ト Ｄ ドレイン ＷS ショットキ接触面の幅 Ｗ0 １０の低濃側接触面の幅
フロントページの続き (72)発明者 菅 孝 埼玉県飯能市南町10番13号新電元工業株式 会社工場内
Claims (3)
- 【請求項１】 少なくとも、一導電型半導体のチャネル
領域、チャネル領域表面に形成したチャネル領域より高
濃度の一導電型半導体のソ−ス領域、及びチャネル領域
に形成したゲ−ト領域から成る静電誘導形半導体装置に
おいて、ゲ−ト領域は、一導電型半導体の第１領域と逆
導電型半導体の第２領域から成り、かつ、第１、第２領
域にまたがってゲ−ト電極を接触せしめたことを特徴と
する静電誘導形半導体装置。 - 【請求項２】 ゲ−ト領域のチャネル領域と同一導電型
の第１領域とゲ−ト電極とをショットキ接触させ、ブレ
−クダウン時の最大空乏層の広がり幅をＸｄｍとしたと
き、ショットキ接触面の幅ＷSを０＜ＷS≦２Ｘｄｍとす
ることを特徴とする請求項１の静電誘導形半導体装置。 - 【請求項３】 ゲ−ト領域の第１領域とゲ−ト電極が接
する部分の一導電型半導体を高濃度層として、ゲ−ト電
極とオ−ミック接触させ、ビルトイン空乏層のチャネル
領域側への広がり幅をＸｄbiとしたとき、前記高濃度層
と低濃度側一導電型半導体との接触面の幅Ｗ0を０＜Ｗ0
≦２Ｘdbiとすることを特徴とする請求項１の静電誘導
形半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09327592A JP3167046B2 (ja) | 1992-03-19 | 1992-03-19 | 静電誘導形半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09327592A JP3167046B2 (ja) | 1992-03-19 | 1992-03-19 | 静電誘導形半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267691A true JPH05267691A (ja) | 1993-10-15 |
| JP3167046B2 JP3167046B2 (ja) | 2001-05-14 |
Family
ID=14077892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09327592A Expired - Fee Related JP3167046B2 (ja) | 1992-03-19 | 1992-03-19 | 静電誘導形半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3167046B2 (ja) |
-
1992
- 1992-03-19 JP JP09327592A patent/JP3167046B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP3167046B2 (ja) | 2001-05-14 |
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