JPH05267401A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH05267401A
JPH05267401A JP4064116A JP6411692A JPH05267401A JP H05267401 A JPH05267401 A JP H05267401A JP 4064116 A JP4064116 A JP 4064116A JP 6411692 A JP6411692 A JP 6411692A JP H05267401 A JPH05267401 A JP H05267401A
Authority
JP
Japan
Prior art keywords
semiconductor chip
electrode
inner lead
contact
package substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP4064116A
Other languages
English (en)
Inventor
Hirofumi Doukome
浩文 堂込
Kobo Yamazaki
弘法 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyushu Fujitsu Electronics Ltd
Fujitsu Ltd
Original Assignee
Kyushu Fujitsu Electronics Ltd
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyushu Fujitsu Electronics Ltd, Fujitsu Ltd filed Critical Kyushu Fujitsu Electronics Ltd
Priority to JP4064116A priority Critical patent/JPH05267401A/ja
Publication of JPH05267401A publication Critical patent/JPH05267401A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Die Bonding (AREA)

Abstract

(57)【要約】 【目的】 薄型半導体装置に関し，半導体チップとイン
ナリードの接続を簡易に且つ確実に行える構造の提供を
目的とする。 【構成】 半導体チップ１の上面と側面が接する稜線の
一部を欠落させて形成したくぼみ11の内側に，該半導体
チップの内部回路に接続する電極12を有する該半導体チ
ップがパッケージ基板３に搭載されてなり，該パッケー
ジ基板の内部に設けられ該パッケージ基板の外部リード
につながるインナリード４の先端のコンタクト部13が前
記電極12に接触することにより電気的に接続されている
ように構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に係り，特に
半導体チップをワイヤボンディングを使用しないで超小
型パッケージに搭載した半導体装置に関する。
【０００２】近年，半導体装置の高集積化につれパッケ
ージも小型化され，それに対応する半導体チップとパッ
ケージの接続構造が種々検討されている。
【０００３】
【従来の技術】図２は半導体チップとパッケージの接続
構造の従来例(1) の説明図である。図において，１は半
導体チップ，２はボンディングパッド，３はパッケージ
基板，４はインナリード，５はボンディングワイヤであ
る。
【０００４】この例は，通常のワイヤボンディングによ
る接続例である。次に，本発明と同様の目的で行われ,
特開昭63-232342 号公報に開示された接続例を図３，４
に示す。
【０００５】図３(A),(B) は従来例(2) の説明図であ
る。図において，６は半導体チップ１の側面まで延在さ
れた電極，７はインナリード４よりパッケージ基板３の
内側側面まで延在された電極である。この例では，半導
体チップ１をパッケージ基板３の内側に挿入した際，電
極６が電極７に密着して両者の接続が行われる。
【０００６】図４は従来例(3）の説明図である。図にお
いて，８は半導体チップ１の表面の縁に形成された斜面
まで延在された電極，９はインナリード４よりパッケー
ジ基板３の表面と内側縁に形成された斜面まで延在され
た電極，10は棒状コネクタである。この例では，棒状コ
ネクタ10を電極８，９に押しつけて両者を接続してい
る。
【０００７】
【発明が解決しようとする課題】従来例(1) ではワイヤ
が半導体チップより高い位置にあるため, パッケージの
最小厚さの限界値はワイヤの高さによって決まってしま
う。このため，半導体装置の小型化, 軽量化に対応でき
ない。
【０００８】従来例(2) では，半導体チップを切り出し
た後に, 電極６の形成を個々の半導体チップに対して行
わなければならないため工程が複雑になる。その上，半
導体チップ１とパッケージ基板３の間に隙間を作らない
ようにするため，加工の高精度化が要求されるので製造
歩留の低下等の問題を起こしやすい。
【０００９】従来例(3）では半導体チップ１とパッケー
ジ基板３にそれぞれ設けられた電極の接続に弾性の棒状
コネクタ10を用いるため，棒状コネクタ10を固定する方
法あるいは樹脂封止のときにコネクタを固定する方法が
必要となり, 製造工程が複雑になってしまう。
【００１０】本発明は半導体チップとインナリードの接
続を簡易に且つ確実に行える薄型半導体装置の提供を目
的とする。
【００１１】
【課題を解決するための手段】上記課題の解決は，半導
体チップ１の上面と側面が接する稜線の一部を欠落させ
て形成したくぼみ11の内側に，該半導体チップの内部回
路に接続する電極12を有する該半導体チップがパッケー
ジ基板３に搭載されてなり，該パッケージ基板の内部に
設けられ該パッケージ基板の外部リードにつながるイン
ナリード４の先端のコンタクト部13が前記電極12に接触
することにより電気的に接続されている半導体装置によ
り達成される。
【００１２】
【作用】本発明では以下のような作用を有する。 (1) ワイヤを使用しないため，パッケージの厚さがワイ
ヤの高さで決まる厚さから, チップの厚さで決まる厚さ
まで薄くできる。 (2) 電極を半導体チップの上面と側面の接する稜線の一
部を欠如させたくぼみの形成は半導体チップの表面より
の加工が可能となり，したがってくぼみと電極をウエハ
状態で形成できるため，また，インナリードのコンタク
ト部は弾性あるいは形状記憶合金による伸縮性があるた
め部材の加工精度にも余裕があり，製造工程が簡単にな
る。 (3）インナリードのコンタクト部が半導体チップのくぼ
みに入り込み確実に固定されるので, 樹脂封止の場合も
何ら手を加えることなく現状のままで行える。
【００１３】
【実施例】図１は本発明の実施例の説明図である。図に
おいて，11は半導体チップ１の表面の稜線の一部を欠落
させたくぼみ，12は内部回路に接続しくぼみ11の表面に
形成された電極, 13はインナリード４を延長して形成さ
れたインナリードのコンタクト部である。
【００１４】ここで，各部の製法を説明する。 (1) 半導体チップ１にくぼみ11を形成する方法 ウエハ状態でフォトリソグラフィ技術を用いたエッチン
グにより形成する。 (2) 電極12を形成する方法 (A) くぼみ11より半導体チップ１に導電型を付与する不
純物を拡散する。
【００１５】(B) くぼみ11の表面にアルミニウム(Al)等
の金属を被着または塗布する。 (3）半導体チップの内部回路から電極までの引き出し方
法 通常工程による拡散層または金属配線で行う。 (4）インナリードの形成 (A) インナリードのコンタクト部はＪ字，またはＬ字型
に加工しておく。
【００１６】(B) インナリードがバネ性を持つときはイ
ンナリードを少し長い目に形成しておき，パッケージ基
板に半導体チップを挿入したときに電極12がインナリー
ドのコンタクト部13を押し広げるようにすることにより
コンタクトを確実する。
【００１７】(C) インナリードに形状記憶合金を使用す
る場合は, パッケージ基板に半導体チップを挿入したと
きに, その先端のＪ字，またはＬ字型の形状が元の形状
に戻るとき（真っ直ぐになろうとするとき）に電極12が
インナリードのコンタクト部13を押し広げるようにする
ことによりコンタクトを確実にしている。
【００１８】実施例ではインナリードのコンタクト部13
はインナリード４と一体で構成したが，コンタクト部13
を別の部材で形成してインナリード４に貼り合わせるよ
うにしてもよい。
【００１９】
【発明の効果】本発明によれば，半導体チップとインナ
リードの接続を簡易に且つ確実に行える薄型半導体装置
が得られた。この結果，半導体装置の小型化，高信頼
化，高歩留化に寄与することができた。
【図面の簡単な説明】
【図１】 本発明の実施例の説明図
【図２】 半導体チップとパッケージの接続構造の従来
例(1) の説明図
【図３】 従来例(2) の説明図
【図４】 従来例(3）の説明図
【符号の説明】
１ 半導体チップ ３ パッケージ基板 ４ インナリード 11 半導体チップ１の表面と側面の一部を欠落させたく
ぼみ 12 内部回路に接続しくぼみ11の表面に形成された電極 13 インナリードを延長して形成されたコンタクト部

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップ１の上面と側面が接する稜
    線の一部を欠落させて形成したくぼみ11の内側に，該半
    導体チップの内部回路に接続する電極12を有する該半導
    体チップがパッケージ基板３に搭載されてなり，該パッ
    ケージ基板の内部に設けられ該パッケージ基板の外部リ
    ードにつながるインナリード４の先端のコンタクト部13
    が前記電極12に接触することにより電気的に接続されて
    いることを特徴とする半導体装置。
JP4064116A 1992-03-19 1992-03-19 半導体装置 Withdrawn JPH05267401A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4064116A JPH05267401A (ja) 1992-03-19 1992-03-19 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4064116A JPH05267401A (ja) 1992-03-19 1992-03-19 半導体装置

Publications (1)

Publication Number Publication Date
JPH05267401A true JPH05267401A (ja) 1993-10-15

Family

ID=13248779

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4064116A Withdrawn JPH05267401A (ja) 1992-03-19 1992-03-19 半導体装置

Country Status (1)

Country Link
JP (1) JPH05267401A (ja)

Similar Documents

Publication Publication Date Title
JP3014029B2 (ja) 半導体素子の実装方法
US6475897B1 (en) Semiconductor device and method of forming semiconductor device
JPH05218127A (ja) 半導体装置及びその製造方法
JPH03293740A (ja) 半導体装置の接続方法
JPS63232342A (ja) 半導体装置
JPH05267401A (ja) 半導体装置
JP2000196005A (ja) 半導体装置
JPS637029B2 (ja)
JP3019065B2 (ja) 半導体装置の接続方法
JPS5930538Y2 (ja) 半導体装置
JP2000195887A (ja) 電子部品
JP2551243B2 (ja) 半導体装置
JPH08250545A (ja) 半導体装置およびその製造方法
JP3153185B2 (ja) 半導体装置
JPS6151952A (ja) 半導体装置
KR200148753Y1 (ko) 반도체 패키지
JPH02152244A (ja) 半導体装置
KR100591128B1 (ko) 반도체 소자 및 그 제조 방법
JPS6154258B2 (ja)
JP2000214216A (ja) 半導体検査装置
KR101269329B1 (ko) 반도체 칩
JPH04164345A (ja) 樹脂封止半導体装置およびその製造方法
JPS63308330A (ja) 半導体集積回路装置の製造方法
JPH0595074A (ja) 半導体装置
JPS63150953A (ja) 半導体装置用リ−ドフレ−ム

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19990608